Suchergebnisse für "VHD90"

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146 Treffer für VHD90 Suchergebnisse für "VHD90"

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    Hat einer gute Tutorials für FPGA?

    Codierungstheorie: 30 * Computeror. Num Mathematik I: 60 * Hardware der Personalcomputer: 90 * Digitale Signalverarbeitung II 30 * Digitale Systeme 60 * Mikrorechentechnik 45 * Fehlerreduktionssystem 45 * Computeror. Num Mathematik

    variable SRC_DIR_SPEC read_vhdl -library work $SRC_DIR_VHDL/src/vhdl/RAM16X1D.vhd read_vhdl -library work $SRC_DIR_SPEC/clock/dcm_sys.vhd } proc proc_regenallip {} { variable SRC_DIR_VHDL variable SRC_DIR_SPEC #clock manager #

    FPGA, VHDL & Co. ·Matthias · ·47 Antworten

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    Blinker.pdf

    Sun Nov 04 19:59:05 2012 Blinker.vhd 1 ---------------------------------------------------------------------------------- 2 -- Company: 3 -- Engineer: 4 -- 5 -- Create Date: 6 -- Design Name: 7 -- Module Name: 8 -- Project Name: 9 -- Target

    in „Xilinx VHDL Blinker-Programm Problem“ · FPGA, VHDL & Co. ·

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    AX8 mcu in einen Spartan 3E

    labels von ram_1024_x_18 kopieren? Kann man das nicht irgendwie automatisiert machen das die control.vhd generiert wird? Danke!

    txd_logic <= txd_val; -- Logic-level copy of the RS-232 signal. end; [/vhdl] Wieso wird A90Smisc benutzt? Und nicht AX8? Ist das Richtig? Wäre sehr dankbar für ein Beispiel wo ich auf die Ports D und B.

    FPGA, VHDL & Co. ·Richard B. · ·8 Antworten

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    CODEC_Ansteuerung.pdf

    Date: November 06, 2009 TX.vhd Project: 1 2 PROCESS(CLK_100,clrn) 3 4 BEGIN 5 IF(clrn = '0') THEN 6 --zählt von 127 bis 0 im BCLK takt wenn ENABLE RX DAT freigegeben 7 COUNT_INT <= 0; 8 9 ELSIF falling_edge(CLK_100) THEN ----MASTER

    in „Passt das so AUDIO CODEC“ · FPGA, VHDL & Co. ·

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    VHDL timing in GMII auf Spartan6

    Da war doch was mit 90° verschobenem Takt am Marvell Phy, oder? Und nimm für die Taktumschaltung, falls die wirklich nötig ist, einen Clock Mux. Und erzeuge alle Takte mit den MMCMs, per Inverter negieren ist recht böse.

    Christian R. schrieb im Beitrag #3512069: > Da war doch was mit 90° verschobenem Takt am Marvell Phy, oder? Sehe eigentlich keinen 90° Takt.

    FPGA, VHDL & Co. ·René D. · ·10 Antworten

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    EMBEDDED SYSTEM

    DQS_Div_O = fpga_0_DDR2_SDRAM_DDR2_DQS_Div_O PORT MPMC_Clk0 = DDR2_SDRAM_mpmc_clk_s PORT MPMC_Clk90 = DDR2_SDRAM_mpmc_clk_90_s PORT MPMC_Rst = sys_periph_reset END BEGIN xps_mch_emc PARAMETER INSTANCE = FLASH PARAMETER HW_VER = 1.00.a PARAMETER C_MCH_PLB_CLK_PERIOD_PS = 16000 PARAMETER

    ich will auf jeden Fall 32 Bit vom top.vhd Design in Ise ins Microblaze übertragen. gibt es vielleicht eine Alternative zu FSL?

    FPGA, VHDL & Co. ·Peter M. · ·13 Antworten

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    Erste Schritte mit FPGA - ich komme nicht weiter

    für jeden Schritt dumme Fragen stellen müssen Die meisten dieser Fragen wurden schon gestellt. Gute 90% kann dir die Suche beantworten...

    Laufschrift noch gar nicht zu denken... > Wie wärs einfach mal eines von Lothars Beispiele in eine .vhd verfrachten und ausprobieren: 1. Diamond Starten 2. File->New-Project 3. FPGA auswählen, 4. lauflicht.vhd der Dateiliste hinzufügen. Damit ist das Projekt angelegt. Im Linkem Panel vo Filelist

    FPGA, VHDL & Co. ·I. E. · ·63 Antworten

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    cpld zähler optimieren

    Synthesizing Unit <counter>. Related source file is "/home/urban/elektro/cpld_count/count.vhd". Found 10-bit down counter for signal <count_q>. Summary: inferred 1 Counter(s). Unit <counter> synthesized. WARNING:Xst:2734 - Property "use_dsp48" is not applicable for this technology

    Used/Tot Used Used/Tot Used/Tot FB1 0/18 0/36 0 0/90 0/17 FB2 11/18 10/36 10 13/90 1/17 ----- ----- ----- ----- 11/36 10/72

    FPGA, VHDL & Co. ·savo · ·9 Antworten

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    Warum läuft die Simulation nicht?

    Hm, kann es sein, dass du nur deinen FULL_PWM.vhd simulierst und nicht die Testbench? Bei mir sieht die Simulation wie erwartet aus (siehe Anhang). Die PWM-Register sind übrigens undefiniert, bis der Counter zum ersten Mal auf 254 läuft (wird

    an genau einer Stelle verwendet werden, ziemlich tueckisch. Und genau deshalb braucht man sie in >90% aller Faelle nicht! Lothar hat auf seiner Seite ein paar Beispiele die sehr lehrreich sind. Und da kann man sich noch weitere Gemeinheiten basteln... Also mein Rat: Vergiss 'variable'! Ich verwende

    FPGA, VHDL & Co. ·Student · ·15 Antworten

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    Signalteiler

    Hallo , aus einem Drehgeber mit 2 Kanälen kommen um 90° verschobene Rechtecksignale mit 5 Volt. Leider habe ich nur Drehgeber mit 2500 I/U und die kann die Auswerteelektronik nicht verarbeiten . Im CNC Forum gibt es eine Schaltung in der mit einem XC 9572

    genommen? File -> New -> Project. Und dann den Wizzard durchgemacht mit "Add Source" --> dreh_top.vhd

    FPGA, VHDL & Co. ·Hans Lang · ·15 Antworten

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    Anfänger hat Probleme mit parallelen Prozessen

    CLKFB => clkfb, -- Output clocks CLK0 => clk0, CLK90 => open, CLK180 => open, CLK270 => open, CLK2X => clk2x, CLK2X180 => open, CLKFX =>

    welche ISE genau verwendest du? War hier ja auch schon Thema, aber koenntest du die .ucf, .xise, *.vhd mal hier hochladen? Welches Board verwendest du? Evalboard oder eigenes?

    FPGA, VHDL & Co. ·Norbert · ·62 Antworten

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    Flipflop auf rising und falling edge triggern (XC9572XL)

    mit Latches, d.h. selbsthaltende Logik mit set und reset Signal. Als Zähler werden direkt die um 90° versetzten 3,5 MHz Clocks /C1 und /C3 verwendet (leider kann man damit nur bis 3 Zählen und nicht bis 7). Das funktionierte am Ende auch "ganz gut" (TM). Dummerweise muss man dafür den Bus dann

    (VHDL) Netzliste ist bei CPLDs nicht so umfangreich wie bei FPGA's. Falls du den gesamtem source (.vhd und *.ucf (pining, timing timing constraints)) zur Verfügung stellst, kann das sich hier jemand im Forum für dich machen. Mein Verständnis hier leidet etwas unter Widersprüchen in der Beschreibung

    FPGA, VHDL & Co. ·Michael D. · ·22 Antworten

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    s3esk_authentication.pdf

    used as the ‘application processor’ controlling the LEDs. led_ctrl.vhd Assembled program ‘ led_ctrl.psm’ for the ‘application processor’ generated using the standard ‘ROM_form.vhd’ template. kcpsm3.vhd PicoBlaze processor used as the ‘security processor’ performing design authentication. security.vhd Assembled program ‘security.psm’ for the ‘security processor’ generated using the template ‘ROM_form_dual_port_ROM.vhd’. bbfifo_16x8.vhd FIFO buffer used to link between the two processors. uart_tx.vhd

    in „Reverse Engineering verhindern/erschweren“ · Mechanik, Gehäuse, Werkzeug ·

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    LVDS in ISE simulieren

    CLK2X => open, -- 2X DCM CLK output CLK2X180 => open, -- 2X, 180 degree DCM CLK out CLK90 => open, -- 90 degree DCM CLK output CLKDV => open, -- Divided DCM CLK out (CLKDV_DIVIDE) CLKFX => open, -- DCM CLK synthesis out (M/D) CLKFX180 => open, -- 180 degree CLK

    aber die Fehlermeldung, dass ich keinen Clock Port habe: [code] ERROR:HDLCompiler:245 - "tb_test2.vhd" Line 42. Binding entity lvds_clock_in does not have port clock [/code] Wie kann ich dem Simulator sagen, dass der Takt sich aus zwei Pads zusammen setzt? Der Syntax Check läuft problemlos durch

    FPGA, VHDL & Co. ·Andreas · ·28 Antworten

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    Eigenen 8-Bit-Prozessor realisieren

    den Picoblaze von Xilinx an, der ist top! Da ist auch alles erklärt und es gibt eine vollständige VHD-Beschreibung. >->Sollte ich so ein Vorhaben mittels eines FPGA bzw. mit VHDL >realisieren, Ist sinnvoll. > oder tut es ein einfaches Simulationsprogramm, wie Logisim >auch? Kann sein

    man einen Befehlssatz und einen > ASM, oder Compiler. Das wäre was gewesen für ein Projekt der 90er. Ich würde im Traum nicht mehr auf die Idee kommen, eine CPU zu bauen. Wozu? MAn kriegt sie ja am Ende hin, hat aber nichts Gescheites. Wenn, müsste es eine Spezial-CPU- sein, die eine Sonderaufgabe

    Mikrocontroller und Digitale Elektronik ·Lucas M. · ·34 Antworten

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    Komponente Warnung: node of sequential type is unconnected in block

    blutiger Anfänger, also verzeiht mir bitte eventuelle dumme Fragen und Fehler. Ich habe mir in einer .vhd-Datei folgenden Addierer gebastelt: [vhdl] entity a1 is Port ( clk: IN std_logic; a1_a : in STD_LOGIC_VECTOR (39 downto 0); a1_b : in STD_LOGIC_VECTOR (39 downto 0); a1_sum : out

    der Synthese sehr viele Warnungen: node ... of sequential type is unconnected in block. Mehr als 90 Warnungen sind einfach nicht gut, oder? Allerdings funktioniert alles, mit einer Testbench getestet. Was habe ich da "unschönes gemacht"? Hintergrund: Ich muss eine komplexe Berechnung in HW realisieren

    FPGA, VHDL & Co. ·Martina Müller · ·7 Antworten

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    Altera + VHDL

    counter) + 1); macht folgende Fehlermeldung: Error (10409): VHDL Type Conversion error at VHDL_File_02.vhd(25): converted type of object near text or symbol "std_logic_vector" must match UNSIGNED type of target object @Axel: ich habe den RESET und ENABLE rausgenommen -> Kein Ergebniss. Ich teste den

    , wenn Du auf der positiven und der negativen Flanke sampelst oder gleich mehrere Takte nutzt, die 90/180/270 verschoben sind. Dann hätte ich da noch 2 Spezialtricks, die ich noch nicht in der Literatur gefunden habe, die aber glänzend funktionieren. Leder personal IP :D Wäre aber interesannt zu

    FPGA, VHDL & Co. ·Vasso · ·29 Antworten

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    Open Bench Logic Sniffer - FPGA läuft nicht an

    winbin\ols-loader -boot -p:com4 pause cd PIC_firmware fw_update -e -w -m flash -vid 0x04D8 -pid 0xFC90 -ix OLSv1.firmware.v3.0.hex #fw_update -e -w -m flash -vid 0x04D8 -pid 0xFC90 -ix OLSv1.04-firmware-v2.3 pause cd .. winbin\ols-loader -run -p:com4 So. Hat jetzt jemand ne Idee wie ich auf

    gadgetforge.gadgetfactory.net/gf/project/butterflylogic/scmsvn/?action=browse&path=%2Ftrunk%2FVHDL_Core%2Fcore.vhd&view=markup [vhdl] .... entity core is GENERIC ( MEMORY_DEPTH : integer := 6 ); Port ( clock : in STD_LOGIC; extReset : in STD_LOGIC; ... reset

    FPGA, VHDL & Co. ·Wolfgang M. · ·19 Antworten

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    Bytefehler beim Schreiben ins DDR2

    DCMs. Die erste DCM erhöht die Frequenz und die 2. erzeugt das eigentliche Clock-Signal und die um 90° verschobene Phase. Das scheint auch zu funktinieren. Könntest du bitte dein funktionierendes ucf-File schicken? Bin dankbar für jeden Tipp. Grüße Subjekt5

    > Die erste DCM erhöht die Frequenz und die 2. erzeugt das eigentliche > Clock-Signal und die um 90° verschobene Phase. Das scheint auch zu > funktinieren. > > Könntest du bitte dein funktionierendes ucf-File schicken? Hab hier eins gefunden, weiss aber nicht 100%, ob es das letzte ist, habe

    FPGA, VHDL & Co. ·Anguel S. · ·26 Antworten

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    Diplomarbeit_PID.pdf

    Der VHDL-Code des Moduls ist im Anhang D3 zu finden. Es besteht aus den vier Dateien ADC_OVER_SPI.vhd , ADC_CONV.vhd , ADC_AMP.vhd und WAIT_CLK.vhd . Die Schnittstelle des Moduls nach außen wird in VHDL als Toplevel-Entity bezeichnet. In diesem Modul heißt diese ADC_OVER_SPI und ist in gleichnamiger

    in „Digitaler PID Regler in VHDL“ · FPGA, VHDL & Co. ·

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    toplevel_-_Behavioral__toplevel.vhd_.pdf

    Mon Feb 02 14:39:18 2009 toplevel.vhd 1 ---------------------------------------------------------------------------------- 2 -- Company: 3 -- Engineer: 4 -- 5 -- Create Date: 14:53:11 01/23/2009 6 -- Design Name: 7 -- Module Name: toplevel

    in „VHDL-Code strukturieren (Untermodule) Aber WIE?“ · FPGA, VHDL & Co. ·

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    Fehler in der Übertragung

    Hey, hab die Dateien in einem Texteditor zwischengespeichert... Im Orgnial enden sie auch mit *.vhd bzw. *.cpp Der Addierer sitzt vor dem DCFIFO (Mit unterschiedlichen Eingang und Ausgang Breiten) Code für den Addierer ist jetzt untenstehend. Den Code zum FIFO hab ich via MegaWizard erstellen

    habt ihr gemacht damit ihr das Timing einhaltet? Arbeitet ihr mit einer PLL die das 60MHz Signal um 90/270° verschiebt?

    FPGA, VHDL & Co. ·Lassmiranda Densiwillja · ·19 Antworten

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    Vector-Integer

    kommt beim compilieren die Fehlermeldung: Error (10621): VHDL Use Clause error at LCD_Transmitter.vhd(90): more than one Use Clause imports a declaration of simple name "unsigned" -- none of the declarations are directly visible Was habe ich darunter zu verstehen. Vielleicht kann mir jemand helfen

    FPGA, VHDL & Co. ·VHDL_USER · ·2 Antworten

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    Mips assembler

    lange hast du für den Einstieg gebraucht? Nicht allzu lange - hauptsächlich aber, weil ich seit den 90ern mit MIPS zu tun habe (habe u.a. an den Linux-Portierungen auf DECstations und Siemens MIPS-Systeme mitgemacht und diversen embedded-Kram mit MIPS entwickelt) und auch schon einiges Vorwissen in VHDL

    ISE lässt darauf schließen, dass der Knackpunkt die Multiplizier/Division Einheit ist. Datei mult.vhd Da sind sicher noch 20Mhz drinnen. Ich glaube, das wird noch eine spannende CPU. Es ist ein Softcore, der es mit dem Microblaze aufnehmen könnte.

    Mikrocontroller und Digitale Elektronik ·René D. · ·9 Antworten

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    eigenartige Post-Fit Simulation

    hier das VHDL Test Bench was ich benutze... Der Fehler tritt nicht auf, wenn ich in der CONTROLLER.vhd beim Reset die Signale RAM_RD und RAM_WR mit 0 anstatt mit 1 zurücksetze. Eventuell ist dies ja eine Eigenheit der Hardware von der ich nichts weiß. Leider habe ich auch keinen Anhaltspunkt wonach

    kannich mir schwer vorstellen, der Timing Report zeigt mir zumindest eine maximale Clockfrequenz von 90MHz. Auch sonnst wird keien Warnung ausgegeben, aber ich bin noch nciht so geübt was das durchschauen des Reports angeht, daher hänge ich dir die gezipten HTML-Seiten mal an, vieleicht siehst du da was

    FPGA, VHDL & Co. ·A. N. · ·22 Antworten

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    DL_Anleitung_XO2_140416.pdf

    Projekt hinzugefügt werden. Dies erfolgt mit File > Add > Existing File und Auswahl der Datei nand2.vhd. Öffnen Sie nand2.vhd und schließen Sie die Datei wieder. Fehlermeldungen dürfen nicht auftreten. Nach Öffnen und Schließen von nand32.vhd dürfen keine Warnings mehr auftreten. Führen Sie nun die folgenden

    in „Bildung des Zweierkomplements einer 4 Bit-Zahl“ · FPGA, VHDL & Co. ·

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    SF_FOC_PMSM_HALL_UG.pdf

    production in Sinusoidal and Trapezoidal motors is shown in Figure 1-2. T(Tr) T(Tr) I I K t K t 0o 90o 180o 270o 360o Tr 0o 90o 180o 270o 360o Tr -K t -Kt Figure 1-2 • Torque Production for Sinusoidal and Trapezoidal Motors Field Oriented Control Theory In DC motors, the flux and torque producing currents

    in „SVPWM Variante für FOC PMSM“ · Mikrocontroller und Digitale Elektronik ·

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    mem_interface_top_infrastructure.vhd

    ); u_bufg_clk90 : BUFG port map ( O => clk90_bufg, I => dcm_clk90 ); u_bufg_clk200 : BUFG port map ( O => clk200_bufg, I => clk200_ibufg ); --*************************************************************************

    in „DDR SDRAM Ansteuerung - Nutzung von XILINX MIG“ · FPGA, VHDL & Co. ·

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    ddr2_32Mx32.vhd

    ck_n => cntrl0_ddr2_ck_n, wait_200us => wait_200us, delay_sel_val => delay_sel, clk_int => clk_0, clk90_int => clk90_0, sys_rst => sys_rst, sys_rst90 => sys_rst90, sys_rst180 => sys_rst180 ); infrastructure_top0 : ddr2_32Mx32_infrastructure_top port map ( wait_200us => wait_200us, delay_sel_val1_val => delay_sel, clk_int_val => clk_0, clk90_int_val => clk90_0, sys_rst_val => sys_rst, sys_rst90_val => sys_rst90, sys_rst180_val => sys_rst180, --sys_clkb => sys_clkb, sys_clk => sys_clk, reset_in_n => reset_in_n ); end arc_mem_interface_top

    in „Frage zu den MiG Files“ · FPGA, VHDL & Co. ·

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    Gibt es ein Epoxidharz, das bei der Verarbeitung geruchsneutral ist?

    hash=item4b64bb4d81:g:fLEAAOSwgqNdg4WM&amdata=enc%3AAQAFAAACcBaobrjLl8XobRIiIML1V4Imu%252Fn%252BzU5L90Z278x5ickkn%252FxOjUWJaPS4k7WidNakSXE8hvOJrLchEA78uHBH1XdGHFMxf91GyugynYCL7xAvI7bOSoRiTBQMJzX1P1BilKjxV9hft8g2G%252FfOqIM6eZ8qnw92GQvJ7qHVVGse6bVLEV78CF6ioMd%252F1H7DCeJkW0Lw9CKnBGPHekSGVQzZTY80FVUKwPcWUmz2GTDWfYujGAJlbMvBRMxrmkGAs1jfI

    252BSANhhttCqaqjwKsakRVnHkxGlosZXwhV4nltHGXB8eKf1P%252FCNuhWuVQEnj0fHLDhNAd5qu8BUFiHC4ehp0%252FwgTUMTYCFlbvims7rK814CcxVHdQr7%252BcVVSRwAK5mZQA0SKiil1zOyfgaIyp3JoLnk%252FnY4ZdXFAoqVkF4PdUunCKx9Tlubpjuka61IaRHUU5qP7UBpQZbLDqhRbQpxLNsI2PhArabGtAp6tv3NYCq6PejWgl1CnZhSZ5GxbU8RoJDnkRrsYsHwR2Ou9pOdJugzXs6ewc5XADP3RW0Fb5DDuupf4ujUCz3to1oRgNTQVJ

    Mechanik, Gehäuse, Werkzeug ·Jörn · ·20 Antworten

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    VIVADO 2017.1

    begnügt man sich nebst schwarz mit zweieinhalb Farben, die man sich offenkundig von Layoutprogrammen der 90er abgeguckt hat. Sehr kreativ. Was man sich bei diesen Programmen aber ruhig mal hätte abgucken können, nämlich, dass man beim Anklicken eines Signals / Objekts in der Netlist automatisch selbiges

    others' clause is needed [D:/vhdl/TEM_uni_5_stream/TEM_uni_5_stream.srcs/sources_1/TEM_uni_5_adc_stream.vhd:206] [vhdl]with ADC_select select ADC_data <= fifo_counter when "000", AD7356_1_data when "001", AD7356_2_data when "010", AD7356_3_data when "011", AD7356_4_data when "100

    FPGA, VHDL & Co. ·Gustl B. · ·23 Antworten

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    A90S8535.vhd

    -- -- 90S8535 compatible microcontroller core -- modified and derived from 90S2313 by Daniel Wallner -- -- -- Version : 0224 -- -- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org) -- -- All rights reserved -- -- Redistribution and use in source and synthezised forms, with or without -- modification, are permitted provided that the following conditions are met: -- -- Redistributions of source code must retain the above copyright notice, -- this list of conditions and the following disclaimer. -- -- Redistributions in synthesized form must reproduce the above copyright -- notice, this list of conditions

    in „Wie 8kByte ROM beim AX8-Softcore?“ · FPGA, VHDL & Co. ·

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    Win10 schützen - Wie?

    80er noch die (würde wohl besser passen die ja die Jugend angeblich die beste Zeit sein soll...) 90er Jahre können als Höhepunkt des menschlichen Schaffen (auch nicht in der Musik ) und perfekten miteinander bezeichnet werden, genauso wie auch nicht die heutigen Zeiten und ganz bestimmt nicht die 50er

    hatten die Endung .charming hinten dran und in jedem Verzeichnis befand sich der Erpresserbrief. Die VHD(x) Dateien hat der Trojaner nicht angefasst, so das nach zwei Stunden ohne Rücksicherung alles wieder lief, denn auf der Kiste laufen nur zwei virtuelle Server und Daten gibt es dort nicht. Bei Firmennetzwerken

    PC Hard- und Software ·Walter K. · ·56 Antworten

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    Windows 10 - jetzt bekomme ich richtig Angst

    system. Gleiches gilt für Alex. Liegt das Durchschnittsalter der Forinten hier tatsächlich bei über 90?? Ich habe ein hübsches altes Skatprogramm, 16 Bit, läuft nicht unter Windows 11, aber ganz easy in einer virtuellen Maschine. Da kann man toll Windows 2000 ausführen, ehemals mein Lieblingssystem

    normalerweise so um die 6-8 Stunden Strom liefern. Mit Linux drauf, nur Konsole, also kein Desktop nur etwa 90 Min. Man, fand ich das damals Kacke..

    PC Hard- und Software ·Wastl · ·314 Antworten

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    counter vhdl

    habe und wenn das noch nicht klappt -> bitte den gesamten code in [/vhdl] + [vhdl] posten oder als .vhd anhängen.

    dein programm ist 90 prozent wie meins es gibt ein problem was ich seit tagen lösen will die steigende flanke von nec signal zeigt den wert von der dem nextbit(dein signal) von den vorherigen nec signal ; der letzen

    FPGA, VHDL & Co. ·inga · ·15 Antworten

  • Thread

    Was hört ihr für Musik ?

    https://www.youtube.com/watch?v=hJdgT6Cp90M

    =RDTlUk2EFFHMg&start_radio=1 “House of the Rising Sun” https://www.youtube.com/watch?v=rFGgXZ6q90A&list=RDrFGgXZ6q90A&start_radio=1

    Offtopic ·TheMason · ·2852 Antworten

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    TFT Display ansteuern

    das Timing machen und den DS90C363 benutzen und wenn das läuft mich an das LVDS machen.

    VHDL-Komponenten. CLK beträgt 50MHz. CLK_PLL wird mittels eines PLL erzeugt (50x7=350MHz) Testbild.vhd erzeugt das Bild.

    FPGA, VHDL & Co. ·Tilo · ·56 Antworten

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    [S] Leute die einen Logic Analyzer (MiniLA) bauen wollen

    Die CPLDs bei Schukat kann ich besorgen. XC95288XL6TQG144 288Macro 168I/O 6ns TQFP144 ab 5 23.90 Bestand: 4 :-) Wann wäre denn mit PCBs zu rechnen?

    nicht weiß was für Dateien notwendig sind. Nein ich denke, wenn du die Änderungen in VHDL für epp.vhd und minila.vhd übernimmst, sollte es auch PC-seitig keine Probleme geben. Wenn du Probleme mit der Anpassung hast kannst du dich gerne melden. Hias

    Markt ·myscha · ·965 Antworten

  • Thread

    Durch 10 teilen

    and (unsigned(DIV) = 6) ) then QUO <= conv_std_logic_vector ( 3840 ,16); elsif ( (unsigned(MUL) = 90) and (unsigned(DIV) = 12) ) then QUO <= conv_std_logic_vector ( 3840 ,16); -- usw. [/vhdl] Heraus kommt ein Quotient mit der Skalierung 256. Über die Primärtabellen in der Datenbank kann man

    x"77", x"78", x"79", x"80", x"81", x"82", x"83", x"84", x"85", x"86", x"87", x"88", x"89", x"90", x"91", x"92", x"93", x"94", x"95", x"96", x"97", x"98", x"99" ); begin X_index <= to_integer(unsigned(Switch)); bla <= BCDRom(X_index); count <= bla(7 downto 4) when Generator = '1' else bla

    FPGA, VHDL & Co. ·Bastelboy · ·31 Antworten

  • Thread

    Logic Analyzer bauen

    einen 3S50 rein: Preise: XC3S50-4TQ144C 12,30 USD XC3S50-4VQ100C 10,10 USD XC3S50-4PQ208C 13,90 USD XC3S200-4TQ144C 15,10 USD wenn man direkt bei Xilinx bestellt. Wenn ich ein FPGA Baord bauen müßte, würde ich aber zu einem Cyclone greifen. Wie Harry erwähnt hat, brauchen die FPGA mehrere

    Ausgangsfrequenz von 160 MHz. Bei einen Quarz von 20 MHz kann man 50MHz, 60MHz usw. erzeugen. Kostet etwa 0,90 EUR und gibt es bei Memec Insight. Einfach mal anschauen.

    Mikrocontroller und Digitale Elektronik ·Thomas O. · ·286 Antworten

  • Thread

    VHDL Grundlagen Tonerzeugung

    das Einbinden auch funktioniert: https://github.com/hanshuebner/rekonstrukt/blob/master/vhdl/adsr.vhd

    designed wurde. Das gilt auch für elektronische Musikinstrumente: Bei vielen Klangerzeugern der 80er und 90er schlägt sich ein schwaches Netzteil, eine unzureichende Entkopplung, Übersprechen, einfache nichtlineare Verstärker und sonstige Verzerrungen nieder.

    FPGA, VHDL & Co. ·chris · ·123 Antworten

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    ise_tutorial_ug695.pdf

    locations of tutorial source files. Table 3-1: Tutorial Directories Directory Description wtut_vhd Incomplete VHDL Source Files wtut_ver Incomplete Verilog Source Files wtut_vhd\wtut_vhd_completed Completed VHDL Source Files wtut_ver\wtut_ver_completed Completed Verilog Source Files Note: The completed

    in „Hilfe beim lesen von Daten“ · FPGA, VHDL & Co. ·

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    Z180-Stamp Modul

    in Auftrag geben. 10 Stück würden dort derzeit mit E-Test, Lötstopplack und Bestückungsaufdruck 15.90$ kosten.

    Buchsenleisten/VA/BL1332/index.xhtml Heute man das Angebot. 50 Stück 381.80 EUR + MwSt. 100 Stück 190,90 EUR + MwSt. 1,90 das Stück würde ja noch gehen, doch wer benötigt 100 Stück? Bei zwei Stamp Modulen sind es gerade 4 Leisten, müßten sich also 25 Interessenten finden.

    Mikrocontroller und Digitale Elektronik ·Joe G. · ·1125 Antworten

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    Wie aussagekräftig ist die Timinganalyse

    die Trickkiste gegriffen. (Vierfachabtastung eines seriellen Datenstroms mit 2 Clock-Signalen [0°, 90°] aus einer PLL.) Die Timinganalysewerte habe ich dann durch gezieltes setzen von Timinganforderungen verbessern können. Woher soll der Fitter wissen, wie schnell externe Signale sind? MfG

    Hallo Hagen, hab mal kürz über vga.vhd geschaut, mir ist folgendes aufgefallen: Du fragst den Wert von 4 Variablen ab, bevor Du den Variablen einen Wert zuweist. Damit verhalten sie sich wie Signale, also es werden Register produziert

    FPGA, VHDL & Co. ·Hagen · ·16 Antworten

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    MISC Processor

    eines CPU-core nicht alles in "hex" eintippen zu müssen, ich habe es gleich mal mit der >Prog_Mem.vhd< der misc-cpu ausprobiert, sieht dann so aus : [vhdl] -- Build a 2-D array type for the RAM subtype word_t is std_logic_vector((DATA_WIDTH-1) downto 0); type memory_t is array(2**

    Verilog angefreundet hab. Die aktuellen Dateien befinden sich auf GitHub... https://github.com/TM90/MISC_Processor

    FPGA, VHDL & Co. ·TM · ·59 Antworten

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    Prozessor Eigenbau: Instruktionssatz Gesperrt

    dahin, wass im RAM an der Operandenadresse steht. 0x38 JMPI Springe 0x50 IN lade von Adressen 0x90 OUT ...schreiben 0x41 ADD 0x42 OR 0x43 SBC 0x44 XOR 0x45 ADC 0x46 AND 0x47 SETF Setze carry und zero Flag aus RAM mit Operand als RAM Adresse 0x49 ADDI addiere operand 0x4A ORI 0x4B SBCI subtrahiere

    Anhang die Übungsblätter aus der Übung an der Uni. In der zip-Datei befindet sich auch eine "periferie.vhd", die zur Simulation des Speichers benutzt werden kann (und für die ersten Programmierversuche vor es die serielle Schnittstellenanbindung gab benutzt wurde)

    Mikrocontroller und Digitale Elektronik ·mr.chip · ·67 Antworten

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    diamond1_4_tutor.pdf

    diamond_install_directory\version#\examples\mixedcounter\sourc e>. Choose count8.edn, topcount.v, typepackge.vhd, and count16.vhd in the directory and click Open. The Add Source step of the Wizard appear with all the selected source added. 10. Enable Copy source to implementation directory and click Next. The

    in „Infos zum Umgang mit "Lattice Diamond"?“ · FPGA, VHDL & Co. ·

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    Einen Softcore (AVR) an andere FPGA anpassen?

    binfile r] fconfigure $fp -translation binary set bindata [read $fp] close $fp set filename simple.vhd set date [clock format [clock seconds] -format { %a, %Y-%m-%d, %H:%M }] set file [open $filename w] set script [info script] puts $file "library ieee;" puts $file "use ieee.std_logic_1164.all

    wenige Resourcen zu verbrauchen. Wenn ich mich richtig entsinne laeuft sie im Anylogic maximal mit 90Mhz takt, ich lasse sie aber in der Regel deutlich langsamer laufen. Olaf

    FPGA, VHDL & Co. ·Steffen H. · ·63 Antworten

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    Acer Laptop kennt keine Festplatte(n) mehr

    PS To run ReactOS only from USB drive, download *LiveCD* (90,9mb) Versuch macht kluch https://reactos.org/

    · Informationen zum Erstellen eines startbaren USB-Laufwerks, einer CD, einer ISO-Datei oder einer VHD für WinPE finden Sie unter WinPE: Erstellen eines startbaren USB-Laufwerks. (microsoft)

    PC Hard- und Software ·Jörg W. · ·183 Antworten

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    Steuern_1.html

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    in „Strompreis an der Ladesäule beim Arbeitgeber“ · Offtopic ·