E2.14 R OE/PD = 1 U F C C R Y W A L 36 0.60 D R2.12 U U T S S I 32 0.55 2.10 REFIN = AGND 28 0.50 2.08 -40 -15 10 35 60 85 -40 -15 10 35 60 85 TEMPERATURE (°C) TEMPERATURE (°C) 8 _______________________________________________________________________________________ 10-Bit, 20Msps ADC M Pin Description
Oder einen 08/15 USB->RS232 Wandler nehmen und Bit-Banging mit den Steuerleitungen machen. Wenns einfach und billig sein soll.
@Karl "Oder einen 08/15 USB->RS232 Wandler nehmen und Bit-Banging mit den Steuerleitungen machen." Was ist das? Der Wandler ist klar, aber "Bit-Banging" habe ich noch nie gehört. Was macht man da?
http://wppro.com/content/de/produkte/board-to-board/raster-08mm.html die haben mir davon mal kostenlose muster überlassen, womit ich das notebook meiner tochter retten konnte !
macht. -- Ist so... Umkonfiguriert habe ich nur 1 I2C - Register... Register 90h auf 09h bzw. 08h, je nachdem ob du RGB bzw. BGR haben willst, also Rot und Blau vertauschen... Und wieso spare ich mir keine Umwandlung? Ich muss das Datenformat der Kamera nicht von YCrCb auf RBG Umwandeln... -
man einen 1:10 Tastkopf benutzt. Laut meiner Excelberechnung käme dann ein Schwingen mit 225.079,08Hz zu stande. >Du müßstet mal simulieren, was für Kapazitäten du brauchst, um mit den >geplanten Induktivitäten eine brauchbare Parallelresonanz zu erhalten. >Das geht nämlich nicht mit allen Kapazitäten
zu schwingen. Ach sooooo.... >Laut meiner Excelberechnung käme dann ein Schwingen mit 225.079,08Hz zu >stande. Das ist die Thomson-Formel, nicht wahr? Aber stimmt die noch, wenn die Schwingung so stark gedämpft ist? Simuliere das Ganze doch mal mit TINA von Texas Instruments. Kai Klaas
Computer aus. Welcher Weg soll weiter beschritten werden? Morgen werde ich einen PCF8591 (4xADC - 1xDac) über I2c einbinden. Die 4 ADC-Eingänge für das Touchdisplay zum Abfragen der Rasterwerte wären sonst von der Orginalbeschaltung nicht mehr nutzbar. Der hochauflösende DAC ist für Audioausgabe geeignet
@all Entwarnung: 02.08.2010 21:18 ...> dieses Posting ist schlichtweg falsch!! Die Register und ihre Adressen stimmen überein. Nur mein Compiler war noch auf M644(ohneP) eingestellt. Wenn ich dann in der Commandline für
RCS R3 20kΩ Figure 55 shows a typical implementation of the AD8605 at the R2 C1 output of a 12-bit DAC. 33pF 10kΩ VDD R FB R1 The DAC8143 output current is converted to a voltage by the OUT1 10kΩ V VREF AD7545 OUT feedback resistor. The equivalent resistance at the output of the VIN RP AGND DAC varies
Richtiger, wo hast du deine her (treiber)? mein Board ist relativ neu, auf der untere Seite steht A08-0551, Rev 2. >> Evtl. musst du den per ISP Programmer auf den 1287 flashen. wie meinst du genau? der Xmega oder der AT90USB128? mit ISP wäre kein Problem da ich ein AVRISPmkII habe, JTAG abe ich
DACB.CTRLC = 0x11; // Use AREFA (2.0V), left adjust DACB.EVCTRL = 0x01; // Event CH1 triggers the DAC Conversion DACB.TIMCTRL = 0x50;// Minimum 32 CLK between conversions DMA.CTRL = 0x80; // Enable, single buffer, round robin DMA.CH0.ADDRCTRL = 0xD0;// Reload, Increment
Bezüglich DAC uC Steuerung würde ich vorschlagen das HP E3631 DAC Steuerungskonzept als Paten zu nehmen. Was mir an dem Konzept gefällt, ist, dass ein einzelner 16-bit DAC mit einem Multiplexer und acht S/H Puffern
Deine Einwände sind natürlich stichhaltig. Mein "sweet spot" wäre höchstwahrscheinlich ein 12-bittiger DAC. Der 16-bit DAC im HP Netzteil ist übrigens ein NF-DAC für Audio Anwendungen. Kann mich aber ohne Nachschauen nicht mehr daran erinnern ob es ein Stereo DAC war oder ein Mono Typ. Bezüglich der galvanischen
3Fid%3D6862360&fr=AF_w1QnTqSWXUrORr1Yhz0SAj0Zn9_rQ8piJBeX58GInMhVMismjYNL8X6AwKCG1c2nK9baFAulh00STE08ANBv2u5culEG5CF7buJZW65Tk0W5ZiA5n32WqvbyS_7zupjftBoB2tB4MAAAAAAAAAAA&gl=de&hl=de&sa=title Die Angebote bei Ebay sind mindestens mal genau so teuer für alte Geräte. Wenn DDS, wie erwähnt keine großen
habe ich übrigens auch vor. Einen DDS Synthesizer mit 74F283 aufbauen , allerdings mit einen 16Bit DAC oder 20Bit DAC um extrem niedrige Klirrfaktoren bis 1MHz zu erreichen. Mit 12 Bit habe ich sowas schon mal gebaut. Ralph Berres
n s e n a i h e b e o E s v e he t c e R s e A A DATE 21.10.2003 C65 Hera HIT Assembled 8 18316 20.08.2004 rba USER rba B2.1 Layout 7 18316 19.08.2004 rba APPR’D 1:1 6 17606 03.08.2004 olh TOP HIERARCHY LEVEL 5 16689 06.07.2004 rba MP UC RD LPD AAL SCHEMATIC 4 14989 13.05.2004 olh 3 14616 30.04.2004
dual-slope operation. This high frequency makes the fast PWM mode well suited 64 ATtiny13 2535I–AVR–05/08 ATtiny13 for power regulation, rectification, and DAC applications. High frequency allows physically small sized external components (coils, capacitors), and therefore reduces total system cost. In fast
kontrolliert, dass ich gleich in der EOC Routine des ADC den ausgelesenen ADC Wert sofort auf den DAC gelegt habe. Den DAC Ausgang habe ich dann per Scope mit meinem OPV Ausgang verglichen. So konnte ich zumindest sicherstellen, dass die richtigen Stromwerte im uC ankommen. Ich denke es ist
Strommessung passt (ADC1..2 über DAC1..2 ausgegeben machen zwei 120° Sinuskurven am Scope) Der echte OPV Gain beträgt 10. Winkelbeobachter, PWM, RZM und die d,q Regler laufen mit 20kHz.
REVISED FEBRUARY 2000 detailed description analog-to-digital SAR converter Ain Charge Redistribution DAC _ SAR + Register ADC Code REFM Control Logic Figure 1 The TLV571 is a successive-approximation ADC utilizing a charge redistribution DAC. Figure 1 shows a simplified version of the ADC. The sampling
. This high frequency makes the fast PWM mode well suited for power regulation, rectification, and DAC 97 8006H–AVR–10/09 applications. High frequency allows physically small sized external components (coils, capaci- tors), hence reduces total system cost. The PWM resolution for fast PWM can be fixed
n p −30 s R e −50 i F −70 −90 0 0.5 1 1.5 2 2.5 3 Normalized Audio Sampling Frequency Figure 3−19. DAC Digital Filter Response 0: USB Mode FILTER RESPONSE vs NORMALIZED AUDIO SAMPLING FREQUENCY 0.10 B 0.08 d 0.06 − s 0.04 o 0.02 p e 0 r −0.02 t F −0.04 −0.06 −0.08 −0.10 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35
n p −30 s R e −50 i F −70 −90 0 0.5 1 1.5 2 2.5 3 Normalized Audio Sampling Frequency Figure 3−19. DAC Digital Filter Response 0: USB Mode FILTER RESPONSE vs NORMALIZED AUDIO SAMPLING FREQUENCY 0.10 B 0.08 d 0.06 − s 0.04 o 0.02 p e 0 r −0.02 t F −0.04 −0.06 −0.08 −0.10 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35
This high fre- quency makes the fast PWM mode well suited for power regulation, rectification, and DAC applications. High frequency allows physically small sized external components (coils, capaci- tors), hence reduces total system cost. 130 ATmega32U6/AT90USB64/128 7593J–AVR–03/09 ATmega32U6/AT90USB64
n p −30 s R e −50 i F −70 −90 0 0.5 1 1.5 2 2.5 3 Normalized Audio Sampling Frequency Figure 3−19. DAC Digital Filter Response 0: USB Mode FILTER RESPONSE vs NORMALIZED AUDIO SAMPLING FREQUENCY 0.10 B 0.08 d 0.06 − s 0.04 o 0.02 p e 0 r −0.02 t F −0.04 −0.06 −0.08 −0.10 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35
Descriptor Type = Endpoint 05H 2 bEndpointAddress Endpoint Direction (1 is in) and Address = OUT8 08H 3 bmAttributes XFR Type = ISO 01H 4 wMaxPacketSize (L) Maximum Packet Size = 16 Bytes 10H 5 wMaxPacketSize (H) Maximum Packet Size - High 00H 6 bInterval Polling Interval in Milliseconds (1 for iso)
Descriptor Type = Endpoint 05H 2 bEndpointAddress Endpoint Direction (1 is in) and Address = OUT8 08H 3 bmAttributes XFR Type = ISO 01H 4 wMaxPacketSize (L) Maximum Packet Size = 16 Bytes 10H 5 wMaxPacketSize (H) Maximum Packet Size - High 00H 6 bInterval Polling Interval in Milliseconds (1 for iso)
Sheet White edges indicate additional information is available by acquiring at a higher sampOutput of DAC Signal – Notice how FilterVu™ clearly shows the noise-free steps of the rate. DAC in the foreground trace (yellow) which has removed all frequencies above 5.5 kHz. FilterVu also captures and displays
Sheet White edges indicate additional information is available by acquiring at a higher sampOutput of DAC Signal – Notice how FilterVu™ clearly shows the noise-free steps of the rate. DAC in the foreground trace (yellow) which has removed all frequencies above 5.5 kHz. FilterVu also captures and displays
power-down mode − 19 25 mA cr carrier frequency note 1 95 132.5 148.5 kHz osc oscillator frequency 6.08 8.48 9.504 MHz Vo(rms) output carrier signal on CISPR16 load 120 − 122 dB V (RMS value) Vi(rms) input signal (RMS value) note 2 82 − 122 dB V THD total harmonic distortion on CISPR16 − −55 − dB load
mitnehmen weil ein 1206er nicht sonderlich groß ist. Die Pullups sind dafür da das sich der ADC/DAC beim ISP zum Beispiel nicht angesprochen fühlt da alle Pins am µC Hochhohmig sind und irgendwleche zustände annehmen können. Der DAC könnte unter umständen irgendwelche Daten senden welche die ISP
Plane und für den anderen eine DGND Plane. Die Enden der Planes liegen dann halt jeweils an den ADC/DAC
Hallo, ich habe auf einer DAC-Platine 2x die folgende Schaltung zur Versorgung der beiden DAC-Chips. Die negativ-Regler funktionieren einwandfrei, aber die zwei positiven LT1761 haben eine Schwingung auf den 5V. Beide Sägezahnförmig
viel Kapazität! Das mögen Low Drop Regler gar nicht, zumal diese eher zu schwingen Anfangen als 08/15 Regler. Selbst wennn dieser Regler stabil läuft durch die 100µF ist der kein Low Noise Regler mehr da die Kapazität am Ausgang die Regelung träge macht.
. This high frequency makes the fast PWM mode well suited for power regulation, rectification, and DAC applications. High fre- 87 2486M–AVR–12/03 quency allows physically small sized external components (coils, capacitors), hence reduces total system cost. The PWM resolution for fast PWM can be fixed
Schnittstellen zur Verfügung, sowie ein 6-Kanal PCA zur PWM Generierung (8/16-Bit), aber leider keinen DAC. Nach derzeitigem Kenntnisstand habe ich also drei Möglichkeiten zur Auswahl: 1. 2x PWM mit nachgeschaltetem Filter (Tiefpass?) und OP 2. normaler 2-Kanal DAC über I²C/SPI 3. Audio-DAC mit I²S-Schnittstelle
.2 gefällt mir da schon besser, weil da zumindest schon mal die Hürde der Signalgenerierung an den DAC ausgelagert wird, der das wahrscheinlich besser hinbekommt als eine bloße PWM mit Filter. Nr.3 wäre sogar mein Favorit, da der entsprechende DAC auch schon diverse Filter enthält, eine Lautstärkeregelung
TX as AF 16 ADC12_INs 12bit ADC1 IF CAN2_RX as AF common to ADC1 & ADC2 12bit ADC2 IF TIM6 IF 12bit DAC1 DAC_OUT1 as AF IF TIM7 12bit DAC 2 DAC_OUT2 as AF V REF– @VDDA V @VDDA REF+ V REF+ ai15411 1. SPI2/I2S2 and I2C2 are not available when the Ethernet is being used. 2. T A = –40 °C to +85 °C (suffix
+5V ±5% 2.456 0.14 V SS= 0V or -5V s / 0.20 S 0.12 ) 2.455 ( 6 B ( I 0.10 8 (0.15 D C R F2.454 A 0.08 1 P0.10 R T 0.06 X V S 0.05 2.453 O 0.04 A 0.00 2.452 0.02 M -0.05 0 -60 -40 -20 0 20 40 60 80 100120 140 -40 -20 0 20 40 60 80 100 120 -60-40 -20 0 20 40 60 80 100 120 140 TEMPERATURE (°C) TEMPERATURE
DAC schrieb: > Leute die das anders sehen (wollen) wirst du mit deiner Aussage leider > auch nicht zum umdenken bringen. Darum geht es im Moment doch garnicht. Die NPD ist nur /wegen/ ihrer Ekligkeit
testen, bau grad alles in Schaltschränke ein). @all Wäre vielleicht interessant auch eine Option (DAC-Ausgang) in der GUI zu haben, die auch ohne ZCD läuft und konstant eine Gleichspannung von 0-5V geniert und ansonsten wie die Dimmerfunktion nutzbar ist.
einem Eintrag per save erscheint: [c] [info] *** Request 131 (0.897/s) [15483] [Sun Jan 22 10:09:08 2012] *** [debug] Path is "managescheduler/setSchedules" [debug] "POST" request for "managescheduler/setSchedules" from "192.168.0.20" [debug] Body Parameters are: .------------------------------
. This high frequency makes the fast PWM mode well suited for power regulation, rectification, and DAC applications. High frequency allows physically small sized exter- nal components (coils, capacitors), and therefore reduces total system cost. In fast PWM mode, the counter is incremented until the
+] Feedback PRELIMINARY PSoC3: CY8C38 Family Data Sheet Figure 8-1. Analog Subsystem Block Diagram DAC DAC AD CS Precision DAC g Reference DAC A A N N A SC/ CT Block SC/ CT Block A L L GPIO O O GPIO Port G p p a O G Port O a SC/ CT Block SC/ CT Block p - R R O O U p m m O U T O a Comparators p - T I
externally decoupled at the AREF pin by a capacitor for better noise performance. 259 4317I–AVR–01/08 Figure 22-1. Digital to Analog Converter Block Schematic DAC Result D2A pin VRef DAC Output Driver 10 1 0 10 10 DAC High bits DAC Low bits DACH DACL e r Update DAC o Trigger S Edge Detector DAATE DATS2
produce the delayed WR strobe and the S/H control signals. Referring to Figure 26a, new data to the DAC input is set up at the S/H’s falling edge, but the DAC output does not change DLY 627.4 ms until a WR strobe goes active. During this period, the SMP04 is in a sample mode whose output tracks the DAC output. When S/H goes HIGH, the current DAC output voltage is held by the SMP04. After 1.2 s settling, the WR strobe goes LOW to allow the DAC output to change. Any glitch that occurs at the DAC output is effectively blocked by the SMP04. As
