FPGA(Routing and Simulation)

[vhdler (Gast)]

Hallo Alle zusammen!
Ich muss auf FPGA einen großen register implementieren. Daten aus ADC's 
werden in diesem Register gespeichert(SPI).Ich habe Code simuliert und 
er laüft wunderbar natürlich mit richtiger Synthese:-).Was mich Angst 
macht ,das Problem der Laufzeit bei einer FPGA. Ich habe es bei dem 
Option:View/Edit Routed Design(FPGA Design Editor)bei WEBPAck von Xilinx 
geprüft.Meine FFs sind nicht so richtg fern voneinander aber trotzdem 
bin ich nicht sicher,ob bei der Routing laüft alles in Ordnung(NOTE:mit 
FPGA nicht viel gemacht aber CPLD schon).Weißt jemand wie kann man mit 
sowas umgehen oder  muss ich direkt mit Hadrware Simulation anfangen zu 
prüfen??
 Hardwaresimulation kann ich momentan nicht,weil ich kein Board habe und 
ich will nicht lange warten.
Für jeden Tipp oder Hinweis bin ich sehr Dankbar.
mfg

[Falk B. (falk)]

@  vhdler (Gast)

>Ich muss auf FPGA einen großen register implementieren. Daten aus ADC's
>werden in diesem Register gespeichert(SPI).Ich habe Code simuliert und

Sowas packt man sinnvollerweise in BRAMs.

>macht ,das Problem der Laufzeit bei einer FPGA. Ich habe es bei dem
                                 ^^^^^^^^^^^^^^^^

??

>bin ich nicht sicher,ob bei der Routing laüft alles in Ordnung(NOTE:mit
>FPGA nicht viel gemacht aber CPLD schon).Weißt jemand wie kann man mit
>sowas umgehen

Ganz einfach. Im UCF ein Constrait für die Taktfrequenz vorgeben. 
Schwups prüft die Software automatisch, ob diese erreicht werden kann 
oder nicht.

siehe UCF-Dateien

> oder  muss ich direkt mit Hadrware Simulation anfangen zu
>prüfen??

Nein.

> Hardwaresimulation kann ich momentan nicht,weil ich kein Board habe und
>ich will nicht lange warten.

Das wäre auch keine Simulation sondern ein realer Test.

MFg
Falk

[vhdler (Gast)]

HAllo Wieder!
Sowas packt man sinnvollerweise in SRAM? ja genau aber das muss nicht 
sein oder ?FPGA bei mir wird einfach als (CPLD mit großen Anzahl der 
Makrozellen) verwendet.Deswegen will ich kein SRAM verwenden aber DCM 
denke ich schon.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Sowas packt man sinnvollerweise in SRAM?
Nein, genau lesen: BRAM, das sind Dual-Port-Block-Rams innerhalb des 
FPGAs. Mit denen kann man schöne Dinge anstellen, z.B. einen 
De-Serializer machen (1 Bit Eingangsport, 32-Bit Ausgangsport). In 
deinem Spezialfall (256 Bit-SR) müsstest du die Daten aber ein wenig 
anders verwalten.

Aber nachdem du die Daten nur einfach seriell eintaktest und nur mit 
anderer Geschwindigkeit wieder raus, könntest du auch ein 
FIFO-Schieberegister in den LUTs realisieren. In eine LUT passen dann 16 
Bits, du brauchst also nur 16 LUTs. Das ist schön kompakt.

> Deswegen will ich kein SRAM verwenden aber DCM denke ich schon.
Erst mal lesen, was ein DCM macht, und nicht vorher schon sagen:
"Ich will das Ding unbedingt verwenden"
Für Spezialfälle ist es schön wenn man sowas wie einen DCM hat, aber man 
kommt auch recht weit ohne.

[Falk B. (falk)]

@ vhdler (Gast)

>Sowas packt man sinnvollerweise in SRAM? ja genau aber das muss nicht
>sein oder ?

Wer lesen kann, ist klar im Vorteil. Ich schrieb was von B RAM, das 
sind RAMs IM FPGA.

MFG
Falk

P.S. Bist du nicht der Experte aus dein Thread hier? ;-)

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