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Forum: FPGA, VHDL & Co. Funktionsplan in VHDL übersetzen


Autor: Monty Monty (monty87)
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Hi Leute,

ich möchte gerne die Schaltung die in einer Art Funktionsplan im Anhang 
ist als Schaltung mit Xilinx 10.1 als VHDL übersetzen. Daher ich das 
noch nicht so richtig verstanden habe suche ich jemanden der das 
programmieren kann und dann so mit Kommentaren ausschmückt das ich es 
komplett verstehen kann und ähnliche Programme selbst schreiben kann. 
Das Board auf dem das Programm laufen soll ist ein Spartan-3A.

Ich würde mal behaupten ich hab schon ne ganz gute Vorbildung studiere 
nämlich E-Technik im 4 Semester. Nur von der VHDL Vorlesung im letzten 
Semester hab ich nicht so richtig viel mitgenommen und will meine 
Kenntnisse darum noch ein bisschen auffrischen.

Danke für eure Hilfe.

Grüße Monty

Autor: Dieter (Gast)
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>Ich würde mal behaupten ich hab schon ne ganz gute Vorbildung

Nur mit dem deutschen Satzbau hapert es noch ein wenig ;O)
Es gibt doch an deiner Universität bestimmt eine Bibliothek, und in 
dieser
Bibliothek gibt es doch ganz bestimmt auch ein paar Bücher zu VHDL. Und 
in diesen VHDL-Büchern gibt es doch bestimmt ähnliche Beispiele.
Also lauf ganz schnell in die Bibliothek und besorge dir ein VHDL-Buch, 
dann
bekommst das ganz bestimmt hin.

Viele Grüße,
Der Dieter

Autor: abk (Gast)
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Für das Spartan3E Starter Kit gibts den werkseitig mitgelieferten 
Quellcode auf der Xilinx-Homepage, da müsste so ein Drehgeber dabei 
sein.

Autor: Monty Monty (monty87)
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Ich bin an einer kleinen pisseligen Fachhochschule und bei uns kann man 
garnichts rausfinden, weil man mit 5 Leuten studiert die auch keine 
Ahnung haben und unsere Bibliothek, wenn man sie so nen darf, auf dem 
Stand von Anno dazumal ist. Und mir wäre es sehr Lieb wenn mir einer bei 
dem Problem helfen würde das ich kein Rechtschreibtalent bin weis ich 
selber. Aber trotzdem DANKE!

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Nur von der VHDL Vorlesung im letzten Semester hab ich nicht so
> richtig viel mitgenommen und will meine
> Kenntnisse darum noch ein bisschen auffrischen.
Die Idee ist nicht schlecht...
Als Buchtipp: Reichardt/Schwarz  VHDL-Synthese

Das Ding, das du da als Zeichnung bietest, kann ich dir schnell in VHDL 
beschreiben. Aber du wirst es nicht synthetisieren können :-o

Denn ein solches Bauteil, wie einen Zähler, der synchrone UP- und 
DOWN-Eingänge hat, die aber aus einer asynchronen Flankenerkennung 
getriggert werden (die bekommt ja keinen Takt...). Nein, das kann nur 
schiefgehen.

Ich würde es so machen (du siehst z.B. keinen Reset, der ist nicht 
nötig):
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity test is
  port(
    clk    : in std_logic;
    btn_up : in std_logic;
    btn_dn : in std_logic;
    bcd10  : out std_logic_vector(3 downto 0);
    bcd1   : out std_logic_vector(3 downto 0)
    );
end test;

architecture beh of test is
  signal sr_up  : unsigned (3 downto 0) := "0000"; -- Schieberegister für Flankenerkennung
  signal sr_dn  : unsigned (3 downto 0) := "0000";
  signal count_up : std_logic := '0';  -- Flag für erkannte Flanke
  signal count_dn : std_logic := '0';
  signal cnt1   : integer 0 to 9 := 0; -- interner Zähler Einer
  signal cnt10  : integer 0 to 9 := 0; -- dito            Zehner
begin
  -- Flankenerkennung
  process begin
     wait until rising_edge(clk);
     sr_up <= sr_up(2 downto 0) & btn_up; -- Externes Signal eintakten
     if (sr_up="0111") then  count_up <= '1';
     else                    count_up <= '0';
     end if;
  end process;

  -- Flankenerkennung
  process begin
     wait until rising_edge(clk);
     sr_dn <= sr_dn(2 downto 0) & btn_dn;
     if (sr_dn="0111") then  count_dn <= '1';
     else                    count_dn <= '0';
     end if;
  end process;
 
  -- Zähler
  process begin
     wait until rising_edge(clk);
     if (count_dn='1' and count_up='0') -- runter zählen
         if (cnt1>0) then
            cnt1 <= cnt1 - 1:
         else
            cnt1 <= 9;
            if (cnt10>0) then
               cnt10 <= cnt10 - 1:
            else 
               cnt10 <= 9;
         end if;
     end if;
     if (count_dn='0' and count_up='1') -- hoch zählen
         if (cnt1<9) then
            cnt1 <= cnt1 + 1:
         else
            cnt1 <= 0;
            if (cnt10<9) then
               cnt10 <= cnt10 + 1:
            else 
               cnt10 <= 0;
         end if;
     end if;
  end process;

  bcd10 <= std_logic_vector(to_unsigned(cnt10,4));  
  bcd1  <= std_logic_vector(to_unsigned(cnt1 ,4));  
end beh;
Wie gesagt: der Code oben setzt nicht genau den Schaltplan um. Aber die 
Funktion, die dort abgebildet ist, ist synthetisierbar beschrieben.

Sieh dich zum Thema Zähler und Flankenerkennung mal dort um:
http://www.lothar-miller.de/s9y/categories/18-Flan...
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std
usw. usf......



> Ich bin an einer kleinen pisseligen Fachhochschule...
Ja nun, du selbst wolltest dort hin :-/
Dass die Schule klein ist, das wird nicht gerade die letzten zwei Jahre 
passiert sein...

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Der Reset-Taster wird im Zähler zum Zurücksetzen der BCD-Werte 
verwendet, deshalb hier ein überarbeiteter Zähler:
entity test is
  port(
    reset  : in std_logic;
    clk    : in std_logic;
    btn_up : in std_logic;
    btn_dn : in std_logic;
    bcd10  : out std_logic_vector(3 downto 0);
    bcd1   : out std_logic_vector(3 downto 0)
    );
end test;
:
:
:
  -- Zähler
  process begin
     wait until rising_edge(clk);
     if (count_dn='1' and count_up='0') -- runter zählen
     :
     :
     end if;
     if (count_dn='0' and count_up='1') -- hoch zählen
     :
     :
     end if;
     if (reset='1') then -- neu dazu: Zurücksetzen des Zählers
         cnt10 <= 0;
         cnt1  <= 0;
     end if;
  end process;
:
:
Korrekterweise müsste der Reset-Eingang auch noch 
einsynchronisiert/eingetaktet  werden.

Autor: Monty Monty (monty87)
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Auf jedenfall schon einmal DANKE. Ich werde es morgen Nachmittag sofort 
ausprobieren. Und das mit der kleinen Fachhochschule hat ja auch ab und 
zu Vorteile. Und wenn es Leute gibt die einem in so einem Forum wie hier 
so SUPER helfen ist das ja auch alles kein Problem ;-)

Autor: Schrotty (Gast)
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Und hier noch was zum Selbststudium:

http://tams-www.informatik.uni-hamburg.de/vhdl/doc...

Autor: Dieter (Gast)
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>Ich bin an einer kleinen pisseligen Fachhochschule und bei uns kann man
>garnichts rausfinden, weil man mit 5 Leuten studiert die auch keine
>Ahnung haben und unsere Bibliothek, wenn man sie so nen darf, auf dem
>Stand von Anno dazumal ist.

Alles nur Ausreden! Selbst das älteste VHDL-Buch kann, sofern man
mal reinschauen würde, helfen. Gerade Zähler etc. werden in JEDEM
VHDL-Buch erläutert.
Früher oder später solltest du dich damit auseinandersetzen, denn
deine Hausaufgaben werden hier nicht immer gelöst werden.
Viel interessanter wäre doch folgender Ansatz: Du präsentierst DEINEN
VHDL-Code und die Leute hier geben ihren Senf dazu. Fändest du das nicht
zielführender ? Kritik@Lothar!


Gruß,
Der Dieter

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Kritik@Lothar!
[ignore]   ;-)

Was glaubst du, was der Prof, der solche Aufgaben stellt,
wohl sagt, wenn er mit meinem Code ankommt?
Denn das ist noch nicht in jeder Vorlesung angekommen:
- Synchroner Reset
- wait im Prozess
- Zähler und Statemachines mit nur 1 Prozess

Und eines ist (jedenfalls mir) klar:
Ich werde bei der Klausur nicht neben Monty Monty sitzen   :-o

Autor: Monty Monty (monty87)
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Also ich weis nicht wie es bei euch ist aber bei uns auf der 
Fachhochschule gibt es keine Hausaufgaben. Und die Klausur ist auch 
schon seit letztem Semester vorbei. Auch danke für die Literturtipps ich 
werde mir auch davon mal ein paar Sachen angucken. Ich wollte ja nur mal 
sehen wie man sowas richtig macht.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> ich weis nicht wie es bei euch ist
War...
Als ich studiert habe, wurde VHDL gerade so als IEEE 1076 Standard 
genormt ;-)

> aber bei uns auf der Fachhochschule gibt es keine Hausaufgaben
Na gut, dann nenne das Kind eben Semesterarbeit oder wie auch immer. Ich 
hatte Zuhause jedenfalls immer was zu tun. Und wenns nur die 
Fernsehreparatur zum Geldverdienen war...

>> E-Technik im 4 Semester
> Und die Klausur ist auch schon seit letztem Semester vorbei.
Nach der Klausur ist vor der Klausur  ;-)

Autor: utzerubbel (Gast)
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wir haben nach euren angaben versucht,dass programm zu schreiben!( 
vielen dank)
leider funktioniert der zähler noch nicht richtig!
hat da noch einer eine idee???






------------------------------------------------------------------------ 
----------
-- Company:
-- Engineer:
--
-- Create Date:    10:06:14 10/05/2009
-- Design Name:
-- Module Name:    zaehler - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
------------------------------------------------------------------------ 
----------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;


entity test is
  port(
    clk,reset    : in std_logic;
    btn_up  : in std_logic;
   cou_up, co_u , cou_dn, co_d: out std_logic;
    btn_dn : in std_logic;
    bcd10  : out std_logic_vector(2 downto 0);
    bcd1   : out std_logic_vector(3 downto 0)
    );
end test;

architecture beh of test is
  signal count_up : std_logic;  -- Flag für erkannte Flanke
  signal count_dn : std_logic;
  signal co_down, co_up : std_logic;
  signal cnt1   : std_logic_vector(3 downto 0):= "0000"; -- interner 
Zähler Einer
  signal cnt10  : std_logic_vector(2 downto 0):= "000"; -- internet 
Zähler Zehner
  type ZUSTAENDE_UP is (AU,BU,CU);
  signal ZUSTAND_UP,FOLGEZUSTAND_UP: ZUSTAENDE_UP;
  type ZUSTAENDE_DN is (AD,BD,CD);
  signal ZUSTAND_DN,FOLGEZUSTAND_DN: ZUSTAENDE_DN;

 begin

 ZUSTANDSAKTUALISIERUNG_UP: process (CLK, RESET)
  begin
      if reset = '1' then ZUSTAND_UP <=AU;
      elsif clk = '1' and clk'event then
          ZUSTAND_UP <= FOLGEZUSTAND_UP;
      end if ;
  end process ZUSTANDSAKTUALISIERUNG_UP;

FOLGEZUSTANDSBERECHNUNG_UP : process (btn_up, ZUSTAND_UP)
  begin
      case ZUSTAND_UP is
          when AU =>   if btn_up = '1' then FOLGEZUSTAND_UP <= AU;
                  else             FOLGEZUSTAND_UP <= BU;
                  end if ;
                  count_up <= '0';
          when BU =>   if btn_up = '1' then FOLGEZUSTAND_UP <= CU;
                  else             FOLGEZUSTAND_UP <= BU;
                  count_up <= '0';
                  end if;
          when CU =>  if btn_up = '1' then FOLGEZUSTAND_UP <= AU;
                  else             FOLGEZUSTAND_UP <= BU;
                  end if ;
                  count_up <= '0';
      end case;
  end process FOLGEZUSTANDSBERECHNUNG_UP;



 ZUSTANDSAKTUALISIERUNG_DN:process (CLK,RESET)
  begin
      if reset = '1' then ZUSTAND_DN <=AD;
      elsif clk = '1' and clk'event then
          ZUSTAND_DN<=FOLGEZUSTAND_DN;
      end if ;
  end process ZUSTANDSAKTUALISIERUNG_DN;

FOLGEZUSTANDSBERECHNUNG_DN: process ( btn_dn,ZUSTAND_DN)
  begin
      case ZUSTAND_DN is
          when AD =>   if btn_dn = '1' then FOLGEZUSTAND_DN <= AD;
                  else             FOLGEZUSTAND_DN <= BD;
                  end if ;
                  count_dn <= '0';
          when BD =>   if btn_dn = '1' then FOLGEZUSTAND_DN <= CD;
                  else             FOLGEZUSTAND_DN <= BD;
                  count_dn <= '0';
                  end if;
          when CD =>  if btn_dn = '1' then FOLGEZUSTAND_DN <= AD;
                  else             FOLGEZUSTAND_DN <= BD;
                  end if ;
                  count_dn <= '1';
      end case;
  end process FOLGEZUSTANDSBERECHNUNG_DN;



  -- 1er Zähler
  process (reset,clk,count_dn,count_up)

  begin
   if reset = '1' then cnt1 <= "0000";
  elsif clk = '1' and clk'event then
     if count_dn='1' and count_up='0' then -- runter zählen
         if cnt1 = "0000" then cnt1 <= "1001";
         else cnt1 <= cnt1 - 1;
         end if;

     elsif (count_dn='0' and count_up='1') then-- hoch zählen
         if cnt1 = 9 then cnt1 <= "0000";
         else cnt1 <= cnt1 + 1;
         end if;
     else
      cnt1 <= cnt1;

     end if;
  end if;
  end process;

  -- 10er Zähler
process(reset,clk,co_down,co_up)

begin
   if reset = '1' then cnt10 <= "000";
  elsif clk = '1' and clk'event then
     if (co_down='1' and co_up='0')then -- runter zählen
         if cnt10 = 0 then cnt10 <= "101";
         else cnt10 <= cnt10 - 1;
         end if;

     elsif (co_down='0' and co_up='1') then-- hoch zählen
         if cnt10 = 5 then cnt10 <= "000";
         else cnt10 <= cnt10 + 1;
         end if;
     else
      cnt10 <= cnt10;

     end if;
  end if;
  end process;

  co_up <= '1' when co_up = '1' and cnt1 = 9 else '0';

  bcd10 <= cnt10;
  bcd1  <= cnt1;
  cou_up <= count_up;
  cou_dn <= count_dn;
  co_u <= co_up;

end beh;

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> wir haben nach euren angaben versucht,dass programm zu schreiben!
Sicher nicht! :-/
Denn sowas macht man nicht:
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

Entweder so:
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

Oder so:
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
Siehe dazu den Beitrag "Redundanz in den IEEE Libs / Welche kann ich weg lassen?"

> leider funktioniert der zähler noch nicht richtig!
Was funktioniert nicht?

Wozu denn diese ganzen verwirrenden FSM?
Wie z.B. ZUSTANDSAKTUALISIERUNG_DN und Co: der Taster ist nicht 
entprellt und geht direkt in diese windige Flankenerkennung. Wie man 
eine Flanke eines Eingangssignals erfasst siehst du doch dort im 
Beitrag "Re: Funktionsplan in VHDL übersetzen"

BTW:
Ich habe dir doch eine maßgeschneiderte Lösung angeboten. Hast du daraus 
nichts gelernt?  :-/

Autor: Monty (Gast)
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Ja das braucht man jetzt auch nicht mehr "use ieee.numeric_std.all;". 
Das ist von der Veränderung des oberen Programms noch übrig geblieben. 
Das obere Programm mit dem Schieberegister als Flankenerkennung hat so 
garnicht funktioniert. Und da haben wir eine Eigene programmiert.

Autor: Monty (Gast)
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So

use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

funktioniert hier in unserer Programmierung nicht. Denn da haben die 
Rechenoperationen nicht funktioniert + - usw.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Denn da haben die Rechenoperationen nicht funktioniert + - usw.
Klar. Man kann Vektoren mit dern numeric_std nicht so einfach 
addieren...
Dafür gibt es die Datentypen unsigned und signed.

Wie auch immer:
> Das obere Programm mit dem Schieberegister als Flankenerkennung hat so
> garnicht funktioniert.
Die Flankenerkennung funktioniert. Die verwende ich selber zigfach.
Den Code oben habe ich ohne Syntax-Check einfach so aus dem Kopf 
geschrieben. Damit waren da noch ein paar Typos drin:
- integer ohne range
- : statt ;
- zwei fehlende end if
Nach dem Beheben derselben läuft das Ding bei mir auf Anhieb (Aufwand 10 
Minuten, incl. Erstellen eines Projekts, Beheben der Fehler, Schreiben 
einer Testbench und Testen des Designs).
Fazit: Mitdenken schadet nicht :-/

Autor: utzerubbel (Gast)
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da ich das ganze gedöne hier nur mäßig verstehe, haben wir uns später 
einfach an den vorgaben unseres dozenten entlanggehangelt!
somit hatten wir dann wenigstens etwas,was einigermaßen,nur nicht 
richtig,funktioniert hat!
vielen dank für deine vorschläge!haben uns ja auch weiter gebracht,nur 
mitdenken....würde ich ja gerne...nur wie gesagt,verstehen tu ich das 
ganze noch nicht so richtig!
bist du demnach der meinung,wenn wir deine flankenerkennung wieder 
einsetzen,damit die taster nicht prellen,dass es dann funktioniert??

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> bist du demnach der meinung,wenn wir deine flankenerkennung wieder
> einsetzen,damit die taster nicht prellen,dass es dann funktioniert??
Nein, denn das Herunterzählen der Zehnerstellen (co_down) ist noch nicht 
implementiert...

> damit die taster nicht prellen
Die Taster prellen sowieso. Du mußt dafür sorgen, dass dir das Prellen 
nichts ausmacht.
Die Flankenerkennung, die ich beschrieben habe, ist (abhängig vom Takt) 
ziemlich schnell. Da können also durchaus noch Preller im ms-Bereich 
durchkommen. Aber das gilt für eure Flankenerkennung noch mehr...
Abhilfe:
Das Abtastintervall verlängern und das Schieberegister nur einmal pro ms 
mit einem neuen Wert füllen. Dazu braucht es einen Vorteiler, der z.B. 
50MHz Taktfrequenz auf 1 ms herunterteilt.
  signal sr_up  : unsigned (3 downto 0) := "0000"; -- Schieberegister für Flankenerkennung
  signal sr_dn  : unsigned (3 downto 0) := "0000";
  signal count_up : std_logic := '0';  -- Flag für erkannte Flanke
  signal count_dn : std_logic := '0';
  signal mscnt    : integer 0 to 50000 := 0; -- Vorteiler 50MHz --> 1ms
begin
  -- Flankenerkennung
  process begin
     wait until rising_edge(clk);
     if (mscnt='0') then
        sr_up <= sr_up(2 downto 0) & btn_up; -- Externes Signal eintakten
        if (sr_up="0111") then  count_up <= '1';
        else                    count_up <= '0';
        end if;
     end if;
  end process;

  -- Flankenerkennung
  process begin
     wait until rising_edge(clk);
     if (mscnt='0') then
        sr_dn <= sr_dn(2 downto 0) & btn_dn;
        if (sr_dn="0111") then  count_dn <= '1';
        else                    count_dn <= '0';
        end if;
     end if;
  end process;

  -- 1ms-Takt
  process begin
     wait until rising_edge(clk);
     if (mscnt < 500000) then mscnt <= mscnt+1;
     else                     mscnt <= 0;
     end if;
  end process;

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