Hallo, ich möchte mich in VHDL einarbeiten (Selbststudium). Ich habe Quartus II Web edition (V9.1) installiert. Mein Progrämmchen will sich aber nicht übersetzen lassen. Nun habe ich mich in die pdf-Dokumentation eingelesen - finde sie aber sehr verwirrend und wenig hilfreich, kein einziges Beispielprogrämmchen das sich übersetzen und simulieren lässt, .... Wie ist eure Erfahrung mit Quartus II Web edit.? Die Meisten scheinen XILINX zu nutzen? Lohnt sich ein Umstieg? Ist bei XILINX die komplette Entwicklungsumgebung kostenlos? Welche Einschränkungen hat diese Version? Ich suche eine kostenlose Entwicklungsumgebung (für XP SP3), die schon alles enthält, was es zum Lernen braucht - auch ein gutes Tutorial (Schritt-für-Schritt Anleitung). Wie ist eure Meinung dazu? Alex
Gast
#1538531
<-- Quartus2 an der FH, steinalt, funktioniert aber problemlos.
Quartus2 ist schon ok. Wo liegt denn das Problem ?
>> Wo liegt denn das Problem ? eigentlich will ich mein Progrämmchen zum Testen simulieren (oder was?). Gehe ich aber auf "Start Simulation" will er eine Input-Datei. Ich hab' aber eine Testbench im Programm drin. Beim Kompilieren will er die "wait for 40 ns;" nicht. "Error (10533): VHDL Wait Statement error at ersterTest.vhd(42): Wait Statement must contain condition clause with UNTIL keyword" und "Error: Can't elaborate top-level user hierarchy" Kann ich das überhaupt compilieren, das wait ist ja für das behavioural Modell? Wo ist der Hund - oder sind die Hunde begraben? Alex
>>>> Testprogramm.rtf Meine VHDL-Dateien enden mit vhd. Wenn du das auch machst, wird der sourcecode hier im Forum schön formatiert. > Beim Kompilieren will er die "wait for 40 ns;" nicht. Da steht 40ns. Mach mal ein Leerzeichen zwischen 40 und ns. > Beim Kompilieren will er die "wait for 40 ns;" nicht. Das ist dann nicht das Kompilieren für die Simulation, sondern die Synthese. Das
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kann nicht synthetisiert werden. > "Error: Can't elaborate top-level user hierarchy" Das ist das eigentliche Problem. Mach mal 2 Dateien: 1 mit deiner VHDL-Beschreibung und 1 mit deiner Testbench. Und dann binde die beiden in dein Projekt ein. Evtl. geht dann das mit dem Erkennen der Hierarchie besser.
- "40 ns" OK. Habe das Programm in 2 Teile zerlegt, trotzdem folgende Fehlermeldungen: Info: Elaborating entity "ADDER" for hierarchy "ADDER:MOD1" Info: Elaborating entity "Testbench" for hierarchy "Testbench:TB" Error (10533): VHDL Wait Statement error at Testbench.vhd(12): Wait Statement must contain condition clause with UNTIL keyword Error: Can't elaborate user hierarchy "Testbench:TB" Wie geht das mit dem einbinden ins Projekt? Habe nur bei File-new-VHDL eingegeben. Erscheint jetz aber im Hierarchie-Fenster. Was muss ich eigentlich für die Simulation starten: compilation / Analysis and Synthesis oder was? Alex
> Was muss ich eigentlich für die Simulation starten:
Ich mache nichts mit Altera, aber bei Xilinx muß ich für die Simulation
eine Simulation starten... ;-)
Ein VHDL File ist natuerlich etwas wenig. Ein Projektfile muss schon sein.
Gast
#1539228
wenn du nur erstmal VHDL lernen willst ohne fuer einen bestimmten baustein zu synthetisiern dann kannste auch ghdl in verbindung mit gtkwave nehmen, das funzt auch sehr schoen zum simulieren und du kannst spaeter gleich eine zweite simulationsumgebung nutzen (was auch recht praktisch ist).
zum simulieren : - modelsim 6.4 altera edition runterladen. damit kannst du auch sowas simulieren alternativ ein waveform file in quartus erstellen und damit statt mit der testbench simulieren. Sorry, aber wenn du mit der Quartus Software schon nicht klar kommst wirst du mit ISE (auch kostenlos mit etwa den gleichen Einschränkungen) verzweifeln. Da ist nun wirklich nix schweres dabei... - neues projekt erstellen das genau wie dein späteres top-level heißt - zielchip auswählen (natürlich einen der von der web edition unterstützt wird) - grünen Pfeil drücken nichtmal die sources musst du einbinden wenn du beim Projekt erstellen den richtigen Ordner angegeben hast. Ansonsten bietet Altera auf der Website mehrere Stunden idiotensichere Erklärungen in Videos an.
Gast
#1539454
Danke schon mal für eure Hilfe. Dachte zuerst auch, dass es einfach sein müsste ein kleines Progrämmchen austesten zu können... Aber als (blutiger) FPGA-Anfänger bleibt man halt meist schon an Kleinigkeiten hängen. PS: Ich habe mit dem Project Wizard schon ein Projekt angelegt. Werde mir die idiotensicheren Videos reinziehen, mal sehen ob mir dann ein paar Lichter aufgehen (würde mich ja sonst als was schlimmeres als einen Idioten outen ;-)) Alex
Also wenn du dich erstmal nur einarbeiten willst, dann reicht eigentlich auch ein einfacher Texteditor (optional mit Syntaxhighlighting) und Modelsim in der Studentenversion (www.model.com). Die rennt zwar nur 180 Tage, aber kann beliebig oft verlaengert werden. Als Editor kann ich dir Emacs empfehlen, da funktioniert Modelsim auch direkt als Syntaxchecker...
Man kann auch problemlos in modelsim selbst den vhdl code schreiben. Die 6.4er Altera Version hat soweit ich weiß auch keine Zeitbeschränkung. Wobei ich finde das es für den Anfang intuitiver ist einfach direkt in quartus anhand der waveforms (vector wave form .vwf) zu simulieren. Da muss man keine Syntax beachten oder sonstiges, sondern einfach nur ein paar waves hinklicken, bzw automatisch erzeugen lassen (z.b. takt) Nicht das modelsim und die simulationssyntax von vhdl jetzt deutlich schwerer zu verstehen wäre, aber für den Anfang reicht ja erstmal ein neues Programm.
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