Hi Leute ich übelege gerade wie man in VHDL einen Frequenzverdoppler realisieren kann. Ich habe schon gegoogelt und bin über den PLL-Ansatz gestolpert aber mir fällt nicht ein wie man die Frequenz so beeinflussen kann, dass sie sich erhöht. Ich hoffe ihr könnt mir da ein paar hilfreiche Tips geben. liebe Grüße Annett
> Hi Leute ich übelege gerade wie man in VHDL einen Frequenzverdoppler > realisieren kann. Du kannst sowas theoretisch zwar in VHDL beschreiben, aber es wird sich kaum synthetisieren lassen. Um das in realer Hardware zu erhalten brauchst du passende Komponenten (Clock-Manager, DCM, DLL, PLL) auf dem entsprechenen Baustein. > Naja aber wie realisiere ich ein PLL konkret für diesen fall? Dazu müsst man konkret was zur Frequenz und zur Zielplattform wissen...
Kommt drauf an, für welche Hardware das VHDL syntetisiert wird. Bei FPGAs sind (teilweise) PLL Schaltungen integriert, die man in einem eigenen Design verwenden kann. Allerdings kann ich Dir keine Hilfe zu den Details geben. Ich hab in dem Bereich nur obeflächliches Wissen.
A: Einen VFO mit der doppelten Frequenz schwingen lassen. Diesen Takt durch 2 teilen und mit dem PLL die Phase vergleichen. Den VFO anhand des Phasensignals nachregeln. B: Bei jedem Flankenwechsel des Originalsignals einen kurzen Puls erzeugen. Das geht, indem man das Signal durch ein paar Gatter laufen läßt und dieses verzögerte Signal dann mit dem Original vergleicht. Mit diesem Impuls ein Monoflop triggern. Das Monoflop auf eine Verzögerungszeit mit einem ungefähren Taktverhältnis von 50% einstellen.
Ist die zu verdoppelnde Frequenz eine fixe Frequenz? Hat sie etwas mit den clk-Leitungen im FPGA zu tun? Oder willst du einfach nur ein schnelleres clk-Signal im FPGA verwenden als es Dir über einen externen Oszillator zur Verfügung steht?
annettwurfel schrieb: > Hi Leute ich übelege gerade wie man in VHDL einen Frequenzverdoppler > realisieren kann. Ich habe schon gegoogelt und bin über den PLL-Ansatz > gestolpert aber mir fällt nicht ein wie man die Frequenz so beeinflussen > kann, dass sie sich erhöht. > Ich hoffe ihr könnt mir da ein paar hilfreiche Tips geben. > > liebe Grüße Annett An welchen Frequenzbereich denkst Du denn so? Bis f=20 MHz genügt der Klassiker Flankendetektion (d.h. man formt einen Nadelimpuls bei jedem Flankenwechsel) und bringt dann beide Nadelimpulse kombiniert auf die Reise. Diese Pulsfolge hat logischerweise 2f .
danke für die schnellen Antworten. Ich dachte an einen festen Takt am Eingang den ich verdoppeln will. Ich werde mal den Ansatz mit den Nadelimpulsen testen
Hallo, nimm einfach Dein Clk Signal, filtere die 2f heraus und packe einen Komparator dahinter. Der erzeugt dann ein schönes 2f Signal. Sollte der Pegel hinter dem Filter zu klein sein, muss er halt noch verstärkt werden. Gruß Mattias
@ annettwurfel (Gast) >danke für die schnellen Antworten. Ich dachte an einen festen Takt am >Eingang den ich verdoppeln will. Welche Frequenz? Lies mal was über Netiquette. > Ich werde mal den Ansatz mit den Nadelimpulsen testen Das sollstest du nicht. Das ist nämlich ein Quick & Dirty Trick aus der guten alten TTL Zeit, mit dem man mit den heutigen sauschnellen ICs mal fix aufs Maul fällt. Mach es richtig!!! Mit einem PLL oder DLL Funktionsblock im FPGA, wenn es den in deinem FPGA gibt oder einem externen PLL-Baustein. Bei einem recht langsamen Takten kann man eine reine digitale PLL aufbauen, indem man den langsamen Takt mit einem deutlich schnelleren abtastet und dort synchron die Flanken erkennt. VHDL Flankenerkennung Taktung FPGA/CPLD MfG Falk
> Ich dachte an einen festen Takt am Eingang den ich verdoppeln will.
Nach wie vor ungeklärt: Was ist das für ein Takt?
Ist das wirklich der Systemtakt oder z.B. nur ein SPI-Takt?
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