Gast
#1806075
Hallo! Ich habe das Mini Modul mit dem FT2232H von FTDI. Es soll im synchronem FIFO Modus betrieben werden. Verbunden ist das Ganze mit dem Xilinx ML507 mit einem Virtex-5 FPGA drauf. Das Konfigurieren des FT2232H per FTD2XX lib funktioniert tadellos. Nach dem Setzen des Bit Modes wird der Clock aktiviert. Auch das Schreiben und Lesen haut prinzipiell hin. Jedoch nur teilweise. Wir haben zwei Dinge versucht. 1. Der 60 MHz Clock des FT2232H wird direkt als Clock für das Design im FPGA verwendet. Hier entstehen aber Timing Probleme. Am Oszi konnten wir verfolgen, dass die Signale richtig gesetzt werden. Am PC kommen jedoch ein paar falsche Byte an. 2. Der 60 MHz Clock wird mittels DCM im FPGA phasenverschoben. Somit können wir das Timing anpassen und die Zeiten werden eingehalten. Jedoch geht dann schon im FT2232H in Byte verloren. Da bei zB 10 Byte nur 9 am PC ankommen. Wir haben folgenden Aufbau: Der PC sendet zB 10 Byte zum FT2232H. Der FT2232H setzt RXF# low. Der FPGA setzt im nächsten Cycle OE# low und im darauffolgenden Cycle RD# für einen Clock-Cycle auf low. Danach gibts einen Cycle Delay und das zuvor gelesene Byte wird wieder mit WR# zurückgeschrieben und vom PC gelesen. Und das Ganze soll zB 10 Mal passieren. Quasi eine Art Streaming wobei der FPGA jedes Byte verarbeiten soll. Wir haben auch festgestellt, dass der Clock des FT2232H einen ordentlichen Jitter aufweist, der jedes Mal, wenn OE# auf low gesetzt wird, schlimmer wird - was dem DCM gar nicht gefällt. Hat irgendjemand Erfahrung mit diesen Timing-Angelegenheiten am FT2232H bzw. warum der Clock auf OE# reagiert. Oder hat jemand einen Tip, ob es mit DCM oder ohne besser gehen sollte? Ich wäre für alle Anregungen dankbar. Beste Grüße Johannes
