happyman schrieb:
> Danke nochmal für dein Beitrag, aber irgendwie blicke ich das nicht.
> könntest du mit nochmals schritt für schritt erklären, wie ich in Xilinx
> ISE Desing Suite 12.3 ein einfaches VHDL-Programm schreibe und danach
> simulieren lassen kann.
Hast du diese Schritte aus dem Link schon gemacht?
Dann hast du ja schon ein Projekt, das was tut.
Und jetzt gehst du her und sagst nochmal: New Source --> VHDL-Testbench
Und bekommst so eine Testbench mit einer komplett verdrahteten
Komponente vorgesetzt.
Und dann schreibst du einfach in die Testbench z.B.
1 | tb: process begin
|
2 | wait for 100 ns;
|
3 | Adresse <= "00000000";
|
4 | wait for 100 ns;
|
5 | Adresse <= "00000001";
|
6 | wait for 100 ns;
|
7 | Adresse <= "00000010";
|
8 | wait for 100 ns;
|
9 | Adresse <= "00001100";
|
10 | wait for 100 ns;
|
11 | Adresse <= "00011100";
|
12 | wait for 100 ns;
|
13 | Adresse <= "00010000";
|
14 | wait for 100 ns;
|
15 | Adresse <= "00100000";
|
16 | wait for 100 ns;
|
17 | end process;
|
Und dann wählst du über dem Projektbaum die Simulation aus und kannst
den Prozess Simulaiton mit ISIM starten.