Hallo, ich bin gerade drann einen DisplayController in VHDL auf einem CPLD zu schreiben und brauche dafür einen Grafikspeicher. Der ist ein wenig problematisch, da er einfach anzusteuern sein muss und geringe Zugriffszeiten bei Random Access haben soll. Also, ich habe mir das Interface wie beim Xilinx Blockram vorgestellt. Das heißt DIN und DOUT sollen getrennt sein, so dass ich im ersten Takt eine Addresse A1 anlegen kann, im zweiten Takt die Daten D1 aus dem RAM lesen kann, gleichzeitig A2 anlegen und D2 in den RAM schreiben kann. Also, umschrieben, jeder Zugriff soll nur einen Takt dauern, bei Lesezugriff wird im ersten Takt die Addresse angelegt, im zweiten Takt können dann die Daten gelesen werden und gleich die Nächste Addresse geschrieben werden. Für Schreiben werden gleichzeitig Addresse und Daten angelegt, im nächsten Takt dann gleich die nächste Addresse/Daten. Außerdem brauche ich 256k*16bit Speicher. Was ich mir bis jetzt angeschaut habe: DDR SDRAM -> keine Chance den anzusteuern SDRAM -> eher auf Bursts optimiert SRAM -> Schreibzyklen brauchen mehr als einen Takt, weil zwischendurch noch RW getoggelt werden muss SynchronerSRAM -> Auch hier ist kombiniertes Schreiben/Lesen kompliziert Gibt es denn so Speicher wie ich brauche? Oder muss ich umdenken? Achja, das ganze habe ich ins Elektronik Forum gepostet weil ich denke dass es damit mehr zu tun hat als mit VHDL an sich. :) Vielen Dank schonmal im Voraus
Wie schnell solls denn werden ? Bau dir in VHDL die gewünschte Schnittstelle mit deinem Takt. Dahinter machst du den eigendlichen Speicherzugriff entsprechend schneller
Hans-georg Lehnard schrieb: > Wie schnell solls denn werden ? > > Bau dir in VHDL die gewünschte Schnittstelle mit deinem Takt. Dahinter > machst du den eigendlichen Speicherzugriff entsprechend schneller Ohja richtig das habe ich vergessen. Naja, ich wollte das eben so machen, dass der Display Treiber selber immer mal wieder wenn er Daten braucht welche ausliest und ansonsten ein externer Prozessor oder so auf den RAM zugreifen kann. Dafür hätte ich dann eben ein WAIT Signal implementiert. Also ich dachte so an 100MHz Speichertakt oder so. Ich muss ja die Daten dann auch noch an den Prozessor weitergeben, dann komm ich extern vielleicht auf nen Speichertakt von 50MHz. Am liebsten würde ich 2 128k*16bit RAMs nehmen und die über eine art Multiplexer umschalten aber da komme ich nicht mit meinen I/O Pins hin.
Ich habe heute bei der Arbeit eine Seite gesehen, wo es einen NT56V6610C0T ( www.nanya.com/NanyaAdmin/GetFiles.ashx?ID=141 ) artigen Baustein gab. Hatte 4M*16bit bzw. 8Mx8bit. Verfügbar als 100MHz, 133MHz, 166MHz. Für 3€ und als TSSOP54. Ich finde die Seite nicht mehr, aber morgen kann ich nochmal in der History gucken und nochmal schreiben, wenn du interesse daran hast.
Hier ist er: K4S281632K-UC75 SDRAM 8Mx16 3,3V 133MHz TSOP54 https://www.it-wns.de/themes/kategorie/detail.php?artikelid=838&source=2
Das ist ein SDRAM. Hast Du Dir das erste Posting von Julian überhaupt angesehen?
> Hast Du Dir das erste Posting von Julian überhaupt angesehen? Ich würde da nicht so streng sein. In einem anderen Beitrag zeigte sich dieser 16 jährige Schüler von Gott und der Welt gelangweilt und bereit, sich den schwierigsten Aufgaben zu stellen: Beitrag "[Suche] Interessierte(n) an Projekt (ARM/FPGA)"
Kakadu schrieb: > Ich würde da nicht so streng sein. In einem anderen Beitrag zeigte sich > dieser 16 jährige Schüler von Gott und der Welt gelangweilt und bereit, > sich den schwierigsten Aufgaben zu stellen: Das war allerdings nicht auf einem CPLD sondern auf einem FPGA. Naja, hat sich erledigt, mir ist gestern abend noch eingefallen dass ich einfach n Dual ported RAM nehmen kann. Dann müsste auch SDRAM oder so möglich sein.
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