Hallo, ich habe ein Problem mit einem VHDL Projekt an dem ich seit einiger zeit arbeite. Programmiert habe ich es in Modelsim SE 6.4a. Die enthaltenen Komponenten funktionieren in der Modelsim Simulation sowohl einzeln als auch in der Gesamtschaltung. Jetzt wollte ich es in Xilinx ISE 10.1 synthetisieren und bei der Komponente "Dividi" kommt folgende Fehlermeldung:
1 | ERROR:Portability:3 - This Xilinx application has run out of memory or has encountered a memory conflict. Current memory usage is 2089816 kb. You can try increasing your system's physical or virtual memory. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support. |
Auch wenn ich den Block Dividi einzeln synthetisiere kommt diese Meldung (zuvor hängt ISE ca. 20-30min bei: Synthesize - XST) Laut den Xilinx Memory Recommendations (http://www.xilinx.com/ise/products/memory.htm) benötigt ISE für meinen FPGA aber nur max. 360 MB (Spartan 3E XC3S500E). außerdem habe ich versucht folgende Lösungsvorschläge um zu setzen: http://www.xilinx.com/support/answers/15336.htm hat aber auch nix geholfen. Im Anhnag befinden sich verschiedene Versionen der Komponente Dividi wovon "dividi_4.vhd" mein letzter versuch ist. Ich bin für jeden Tip dankbar! noch zur Info: die Funktion von Dividi ist es zwei 64Bit Zahlen zu dividieren und das Ergebnis und den Rest aus zu geben. (Als Vorlage dafür diente: http://www.convict.lu/Jeunes/Math/Fast_operations2.htm)