PWM mit 100% Duty Cycle

[enan (Gast)]

Hi Leute,
habe ein PWM Modul geschrieben, welches in duty cycle und frequenz 
einstellbar ist. Funktioniert so weit auch alles wie gewünscht. 
Lediglich bei einem duty cycle von 100% (also duty_cycle = x"FF") ist 
das PWM Signal nicht dauerhaft 1. Das kommt daher, dass der counter 
duty_c zuerst mit dem endwert verglichen wird und dann erhöht. Jemand ne 
idee wie man die 100% duty cycle noch hinbiegen kann?

und hier der vollständige code:

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.numeric_std.all;


entity PWM is 
    Port (en : in STD_LOGIC;
        clk : in STD_LOGIC;
        reset : in STD_LOGIC;
        duty_cycle : in  STD_LOGIC_VECTOR (7 downto 0);
        freq : in  STD_LOGIC_VECTOR (7 downto 0);
        pwm : out  STD_LOGIC);
end PWM;

architecture Behavioral of PWM is

SIGNAL duty_c    :  STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL cnt      :  STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL ce      :  STD_LOGIC;

begin

-----------------------------------------------
-- Clock enable Generator
-----------------------------------------------

PROCESS (clk)
BEGIN
  
  IF reset = '1' THEN
    cnt <= (OTHERS => '0');
    ce <= '0';
  ELSIF rising_edge(clk) THEN
    IF en = '1' THEN
      IF cnt = freq THEN  
        ce <= '1';
        cnt <= (OTHERS => '0');
      ELSE
        ce <= '0';
        cnt <= cnt + '1';
      END IF;
    ELSE
      cnt <= (OTHERS => '0');
      ce <= '0';
    END IF;
  END IF;
  
END PROCESS;

------------------------------------------------
-- PWM Signal Erzeugung
------------------------------------------------
PROCESS (reset, clk, ce)
BEGIN

  IF reset = '1' THEN
    duty_c <= (OTHERS => '0');
    pwm <= '0';
  ELSIF rising_edge(ce) THEN
    IF (en = '1') THEN
      IF  (duty_c < duty_cycle) THEN
        pwm <= '1';
      ELSE
        pwm <= '0';
      END IF;
    duty_c <= duty_c + '1';
    ELSE 
      pwm <= '0';
    END IF;
  END IF;
  
END PROCESS;

end Behavioral;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> use IEEE.STD_LOGIC_1164.all;
> use IEEE.std_logic_unsigned.all;
> use IEEE.numeric_std.all;
Ach neeeee, warum denn immer?
Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"
Seis drum...


> duty_c <= duty_c + '1';
Du darfst deinen Zähler nicht bis 255 zählen lassen.
Der darf maximal bis 254 zählen...

  if (duty_c=254) then
      duty_c <= (others =>'0');
  else
      duty_c <= duty_c + '1';
  end if;

BTW: Ich hasse solche implizite Überläufe (z.B. von x"FF" nach x"00"). 
Das lässt sich nur sehr schlecht simulieren und gestaltet die 
Fehlersuche trickreich. Deshalb nehme ich für Zähler immmer gleich einen 
Integer mit dem passenden Range...
http://www.lothar-miller.de/s9y/categories/47-PWM

[berndl (Gast)]

enan schrieb:
> ELSIF rising_edge(ce) THEN

Aua, auch noch eine Pseudoclock...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

berndl schrieb:
> auch noch eine Pseudoclock...
Böse, böse...  :-o

[enan (Gast)]

Hey,
danke für die nette und kompetente Hilfe Lothar!
Die STD_LOGIC_ARITH library verwende ich doch allerdings garned... ?

Hab den duty cycle counter geändert und so funktionierts. Hab mir auch 
zuvor schon den Artikel auf deiner Homepage über PWM und Taktteiler 
durchgelesen. Wollte es im Prinzip auch so realisieren aber ich wollte 
den duty cycle von außen einstellbar haben und deshalb konnt ich keine 
constant oder integer nehmen. Bin beim Versuch den duty cycle vector in 
ne integer zu wandeln und damit zu zählen nicht weiter gekommen. Ist 
aber nicht so wichtig.

Ich weiß selbst, dass es kein gutes tun ist rising_edge(ce) zu 
verwenden. Falls jemand ne bessere Lösung dafür hat wär ich dankbar.

Zum Schluß noch ein Lob an dich und deine Homepage Lothar. Find ich 
persönlich klasse gemacht. Dankeee

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

enan schrieb:
> Die STD_LOGIC_ARITH library verwende ich doch allerdings garned... ?
Warum dann die /use IEEE.std_logic_unsigned.all/?

enan schrieb:
> Falls jemand ne bessere Lösung dafür hat wär ich dankbar.

:
:
  ELSIF rising_edge(clk) THEN  -- clk ist der einzige Clock im Design
   if ce='1' then              -- ce heißt Clock-Enable
    IF (en = '1') THEN
      :
    END IF;
   end if;                     -- ce
  END IF;
:
:

[enan (Gast)]

Okay, die lib ist raus geflogen!

wenn ich nur clk in die sensitivity list packe dann hat mein PWM Puls 
die exakt gleiche Zeitdauer wie ce, also einen systemtakt. Habs schon 
ausprobiert und so wars nicht gedacht :-)

[enan (Gast)]

Hab das Ei gefunden, jetzt läufts.