Hallo Zusammen, Das DST1062B ist mit 50GS/s Sekunde Äquivalent spezifiziert [1] Das heißt, dass der Triggerzeitpunkt auf 20ps genau bestimmt werden muss. Doch wie wird das gemacht? Im Schaltplan [2] ist nur zu sehen, dass der Ausgang des Triggerkomparators direkt im FPGA verschwindet. Haben heute FPGAs eine Funktionseinheit eingebaut, um Zeiten im ps-bereich zu messen? HP hatte dafür einst Dualslope Wandler[3] verwendet. Im Schaltplan des Chinaskops ist nichts derartiges zu finden. Oder ist das nur ein Phantasiewert à la PMPO? [1]http://www.pinsonne-elektronik.de/pi1/pd90.html [2]http://www.mikrocontroller.net/attachment/116588/Hantek_Tekway_DSO_v1.03.pdf [3]http://www.hpl.hp.com/hpjournal/pdfs/IssuePDFs/1993-10.pdf MfG, Lukas
Gast
#2316764
Stefan Salewski schrieb: > Beitrag "FPGA basierter Time-to-Digital Converter" In diesem Thread ist das Signal/Rauschverhältnis aber auch nicht das beste und genau wusste es niemand bzw. wollte es nicht sagen ;) Kann man sich das also als Gatterkette vorstellen und man stellt fest, bei welchem Gatter Triggerflanke und Sampleflanke aufeinanderfallen?
Gast
#2317539
>genau wusste es niemand bzw. wollte es nicht sagen Ja, so war es wohl. Wo dran ich mich noch erinnere: Es soll einige Papers/Veröffentlichungen zum Thema TDC mit FPGA geben, und einer hatte so etwas auch mal gemacht, Hagen Re glaube ich. Na ich denke mit Stichwort "TDC FPGA" wird man mit Google dann auch einiges finden. Ich hatte mal das Datenblatt zum TDC GP2 gelesen und auch einen Schaltplan (http://www.ssalewski.de/TDC.pdf) gemacht, aber bisher leider nicht aufgebaut. Der GP2 ist mit ca. 15 Euro pro Stück nicht zu teuer. Aber mit FPGA ist natürlich interessanter.