PLL block ersetzen

[Dima S. (onkelbenz)]

Hallo

ich arbeite zZ. mit FPGA cyclone von Altera ( den hier 
www.altera.com/literature/ds/ds_cyc.pdf , seite 37) und es sieht für 
mich so aus, als ob es ein Problem mit einem von 2 integrierten PLL 
blocks gäbe. Mein aktuelles image benutzt beide PLL blocks, aber gerade 
eine Funktion funktioniert nicht und FPGA meldet, dass es PLL_LOCK_BIT 
nicht setzen konnte.

Meine Frage ist, ob es möglich wäre selbst einen einfachen PLL Block ( 
nicht so kompliziert wie der eingebause, sondern einen primitiven PLL 
Block ) zu schreiben und die ein- ausgangssignale zu meinem eigenen 
Block umleten, der dann die Funktion übernimmt.

Oder hat jemand eine bessere idee?

Danke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dima Schmitt schrieb:
> Oder hat jemand eine bessere idee?
Welche Taktfrequenzen verwendest du?
Wofür brauchst du 3 verschiedene Takte?

[Dima S. (onkelbenz)]

Um ehrlich zu sein, ist der image nicht von mir und wirklich 
kompliziert, deswegen habe ich mich damit nicht näher auseinander 
gesetzt. Alles was ich tat, waren ein paar Messungen mit o-scope. Ich 
weiß. das an einem Eingang master_frequency von 52MHz und 1V 
peak-to-peak Amplitude mit 2V AD offset anliegt und der Zweite Block ( 
nicht Eingang ) bekommt am Eingang  52MHz clock mit 3,3V peak-to-peak 
frequenz. Des Weiteren weiß ich, dass nur 1 von 2 möglichen Ausgängen in 
einem PLL Block überhaupt einen Signal ausgibt, der zweite Block leitet 
gar nichts weiter.

Wenn Sie eine gute Idee haben und noch weitere Informationen dazu 
benötigen, dann werde ich mich mit damit auseinandersetzen, stellen Sie 
die Fragen aber dann bitte eindeutig und ich versuche diese zu 
beantworten

[Georg A. (georga)]

> Meine Frage ist, ob es möglich wäre selbst einen einfachen PLL Block
> ( nicht so kompliziert wie der eingebause, sondern einen primitiven PLL
> Block ) zu schreiben

Nein. Eine PLL beinhaltet analoge Komponenten (VCO, Filter, etc.), die 
rein digital bei der Frequenz nicht mehr nachzubilden sind. Ginge es da 
um ein paar kHz, wäre es was anderes.

Wenn die PLL keinen Lock bekommt, ist entweder das Setup der 
Teilerfaktoren falsch, das Eingangssignal hat zuviel Jitter, oder die 
PLL-Versorgungsspannung ist verdreckt. Dass der PLL-Block selbst kaputt 
ist, ist wohl eher unwahrscheinlich.

[Dima S. (onkelbenz)]

Ich kenne mich nicht wirklich gut mit digitaler signalverarbeitung aus - 
ich bschäftige mich gerade mit dem Thema weil das Gerät nicht 
funktioniert.

Ich poste gerade ein Paar aufnahmen vom Clock Signal, es wäre gut 
möglich dass das Problem daran liegt, weil es von einem externen 
oszillator kommt und nicht vom original eingebauten.

Mein System braucht einen 52MHz clock Signal. Nach dem eingebautem 
Clock-Distributor sieht das Signal so aus wie aufm dem 
"after_clock_distributor" Bild. Im Vergleich zu dem clock Signal am 
Augang von oszillar sihet man sehr schön die Arbeit von PLL, da die 
Aufnahe ist "live", sprich das Signal ist wirklich stabil.

Dann will ich noch die Signale am Eingang vom PLL Block blocks zeigen. 
Die Bilder "master_frequency" und "IFCLK" zeige die jeweiligen 
Eingangssignale. Dann das Bild "PLL2_outpIO" zeigt den Ausgang von einem 
der PLL Blocks.

Und das Bild PLL_CLK zeigt wie die Signale zusammenhängen.

Können Sie irgendwelche Fehler daran erkennen?

[lach (Gast)]

> Können Sie irgendwelche Fehler daran erkennen?

Ja. Die Auflösung der Fotos ist zu hoch!
Siehe http://www.mikrocontroller.net/articles/Bildformate

[DSP-Developer (Gast)]

Georg A. schrieb:
>> Meine Frage ist, ob es möglich wäre selbst einen einfachen PLL Block
>> ( nicht so kompliziert wie der eingebause, sondern einen primitiven PLL
>> Block ) zu schreiben
>
> Nein. Eine PLL beinhaltet analoge Komponenten (VCO, Filter, etc.), die
> rein digital bei der Frequenz nicht mehr nachzubilden sind. Ginge es da
> um ein paar kHz, wäre es was anderes.

Wieso ein paar kHz? Bei 52 MHz Taktfrequenz könnte er Signale bis 26 MHz 
(Nyquist) locken und erzeugen. Habe ich schon gemacht. :)

[Georg A. (georga)]

> Bei 52 MHz Taktfrequenz könnte er Signale bis 26 MHz
> (Nyquist) locken und erzeugen.

Aber mit einem Wahnsinns-Jitter ;) Im Allgemeinen ist das eher 
unerwünscht...

[DSP-Developer (Gast)]

Georg A. schrieb:
>> Bei 52 MHz Taktfrequenz könnte er Signale bis 26 MHz
>> (Nyquist) locken und erzeugen.
>
> Aber mit einem Wahnsinns-Jitter ;) Im Allgemeinen ist das eher
> unerwünscht...

Kommt drauf an. Wenn man es richtig macht, kann man so sehr präzise 
Messinstrumente konstruieren:

http://pure.ltu.se/portal/files/32538169/LTU-EX-2011-32455311.pdf

Auch wenn das jetzt sehr offtopic ist. ;)