IDT5V9885 über Impact programmieren

[Benjamin K. (halunke86)]

Hallo,

ich habe folgendes Problem: ich möchte den IDT-Clock Generator auf 
meinem FPGA-Evalboard (Digilent Genesys) umkonfigurieren und habe mir 
hierfür auch schon die werksseitige *.svf-Datei entsprechend 
umprogrammiert.
In Impact kann ich zwar ein Non-Xilinx device erstellen und diesem auch 
den svf-Datei hinzufügen, jedoch klappt das schreiben noch nicht.
Was mir aufgefallen ist, dass ich bisher nirgends die JTAG ident. number 
angeben konnte (auch in der *.svf-Datei ist diese Adresse nicht 
angegeben).
Ist dies eventuell die Ursache und falls ja - wo muss diese Ident-Nummer 
eingegeben werden?

Danke schonmal im Voraus

Gruß Benny

[Rudolph (Gast)]

Benjamin K. schrieb:
> In Impact kann ich zwar ein Non-Xilinx device erstellen und diesem auch
> den svf-Datei hinzufügen

Hast Du das manuell gemacht? Lieber in Impact ein "Initialize Chain" 
ausführen, dann sollte er Dich eigentlich nach dem BSDL-File fragen. 
Danach kannst Du mit "Assign New Configuration File…” das SVF zuweisen 
und dann ausführen lassen.

[Benjamin K. (halunke86)]

Über Initialize Chain erkennt er nur nur das FPGA. Werde gleich nochmal 
die Einstellungen überprüfen und nachmessen, dem Stromlaufplan zufolge 
sollte der Controller jedoch so beschaltet sein, dass er mittels JTAG 
programmiert werden kann.
Eine BDSL-File habe ich nicht, ich habe mir eine "Standard-BDSL"-File 
von impact generieren lassen (er verwendet hierfür 1MHz als Clock, was 
soweit konform sein sollte [laut Datenblatt des IDT max. 10MHz).
Ich habe von Digilent lediglich die *.svf-Datei bekommen und diese 
entsprechend modifiziert.

Gruß Benny

[Benjamin K. (halunke86)]

So, also den JTAG-Pin habe ich überprüft, liegt auf low und sollte somit 
passen....

Hat jemand zufällig die BDSM-File bzw. kann mir jemand bestätigen, dass 
die von impact generierte Datei funktioniert?

Ich habe i.d.Z. auf der Seite von Xilinx eine svf-Datei (für die 
ML50x-Baureihe) gefunden, wo direkt zu Beginn der Name der JTAG ident. 
no. angegeben ist:

SIR 4 TDI (2);
SDR 32 TDI (00000000) TDO (003AC067);

Hierbei kommt jedoch die Fehlermeldung :

Scan Data Mismatch
Failed ScanDR: TDO 00000000 does not match expected TDO(003ac067)

Hat jemand eine Idee?

Gruß Benny

[hp-freund (Gast)]

Vielleicht hilft die dritte Antwort:

http://forums.xilinx.com/t5/Xilinx-Boards-and-Kits/Unable-to-program-IDT5V9885-on-a-ML509-board/m-p/153886#M4502

[Benjamin K. (halunke86)]

Ah ok, das erklärt zumindest schonmal warum der so nicht will....
Jedoch hatte ich diese Zeilen zu Beginn nicht drin, somit stehe ich 
immer noch auf der gleichen Stelle....
Ich habe jetzt auch nochmal Kontakt zu Digilent aufgenommen. Falls 
jemand dennoch eine Idee hat bitte melden.

Gruß Benny

[hp-freund (Gast)]

Benjamin K. schrieb:
> Ich habe jetzt auch nochmal Kontakt zu Digilent aufgenommen.

Ich schätze mal die werden sagen Du sollst das nehmen:
http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,66,69&Prod=ADEPT

[Rudolph (Gast)]

Benjamin K. schrieb:
> Über Initialize Chain erkennt er nur nur das FPGA.

Den Schematics nach hat Dein Board für Clock-JTAG einen eigenen Header 
(J12). Nimm den mal.

[Benjamin K. (halunke86)]

Jup, den hatte ich übersehen.
Hat funktioniert.

Thx

Gruß Benny