Forum: Platinen Frage an die Layouter: 4 parallele ADC's massemäßig entkoppeln


von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Hallo Layouter,

Ich möchte 4 ADCs, welche sich auf der selben Platine (4 Layer) befinden 
und parallel geschaltet sind, möglichst störungsfrei betreiben. Da ich 
nicht so die Erfahrung im Layouten habe, ist mir nicht ganz klar wie ich 
die Bauteile am besten Anordne und wie ich vorallem die Masseflächen 
organisiere.

Ich habe mir jetzt einige Dinge im www durchgelesen und folgendes 
vorläufiges Fazit gezogen:

-Jeder ADC benötigt eine eigene Massefläche
-Die Masseflächen der ADCs sollten an nur einem Punkt mit dem HauptGND 
verbunden sein, diese Verbindung sollte hochohmig sein.

Meine Fragen nun:

a)Die ADCs besitzten jeweils AVDD/AVSS (analog) und DVDD/DVSS 
(digital)=5V/GND. Ist es sinvoll AVDD und DVDD über einen seperaten 
LDO-Wandler zur Verfügung zu stellen, oder langt da jeweils einer für 
jeweils einen ADC?

b)Sollten die LDO's möglichst weit weg von den ADCs organisiert sein? 
Ich hatte eigendlich geplant die ADCs auf den Top-Layer und die LDOs auf 
den Button-Layer direkt unter den ADCs zu positionieren...

c) Gibt es bei der Auswahl der LDOs im Einsatz für ADCs etwas zu 
beachten, oder kann ich da Standartteile nehmen?

d)Sollten die LDOs wieder eine eigene GND-Fläche besitzen, oder sollten 
diese auch auf der GND-Fläche der ADCs liegen oder sollten die LDOs auf 
dem HauptGND der Platine liegen?

e)Noch nicht ganz klar ist wie und wo ich jetzt die einzelnen 
Masseflächen miteinander verbinde:
e1) Sollten die GND-Flächen der einzelenen ADCs schon untereinander 
verbunden sein (Version1), oder alle einzeln an das Haupt-GND geführt 
werden (Version2).
e2) An welchem Punkt verbinde ich die ADC-GNDs mit dem HauptGND der 
Platine? Einfach direkt mit dem HauptGND-Polygon wie in den Bildern oder 
sollte ich diese am Besten erst mit dem GND-Anschluss der 
Platinen-Spannungsversorgung verbinden?
e3) Wie stelle ich denn eine hochohmige Verbindung zwischen ADC-GND und 
HauptGND her? Ist das einfach eine "sehr schmale" Brücke zwischen dem 
HauptGND-Polygon und den ADC-GND-Polygonen?
e4) Ich habe wie erwähnt 4 Layer...Wenn ich dann eine eigene GND-Fläche 
für die ADCs auf dem Top-Layer habe, sollte ich dann auch diese Flächen 
auf den Midlayern und dem Button-Layer vorsehen, oder kann hier dann 
wieder das Haupt-GND liegen?

Viele Fragen ich weiss, aber das mit den Masseflächen ist auch echt ne 
Wissenschaft für sich (wie ich finde) :)

Danke im Vorraus für eure rege Beteiligung ;)

: Verschoben durch Moderator
von Hilfreicher Helfer (Gast)


Lesenswert?

Nimm Leiterbahnen!

von Floh (Gast)


Lesenswert?

Um was für ADCs gehts denn? Was sind deine Anforderungen an die 
Schaltung bezüglich Auflösung, Genauigkeit, Stabilität...?

von Kai K. (klaas)


Lesenswert?

Individuelle LDOs sind in der Regel nicht notwendig. Da reichen oft 
RLC-Glieder zur Entkopplung.

Ich würde alle ADCs an eine gemeinsame Massefläche hängen und die 
digitalen und analogen Leiterbahnen strikt räumlich von einander 
trennen, also digitale Signale nur auf der digitalen Seite der ADCs und 
analoge Signale nur auf der analogen. Wenn es optimal läuft, hast du 
beispielsweise links einen rein analogen Bereich auf der Platine und 
rechts einen rein digitalen. Die ADCs befinden sich dann an der 
Trennlinie, mit ihren jeweiligen analogen Anschlüssen auf der analogen 
Seite und den digitalen Anschlüssen auf der digitalen. Das führt oft 
schon zu befriedigenden Ergebnissen.

Die ADCs sollten symmetrische Eingänge haben, sodaß die analogen Signale 
zumindest quasi-symmetrisch behandelt werden können. Auf diese Weise 
können Störungen auf der Masse wirksam unterdrückt werden. Eventuell ist 
auch eine echt-symmetrische Signalführung zumindest bis unmittelbar zu 
den analogen Einängen der ADCs sinnvoll. Dazu müssen unsymmetrische 
Signale natürlich vorher symmetriert werden.

Es kann sinnvoll sein, die digitalen Signale zusätzlich zu filtern. Oft 
ist eine Serienterminierung am Treiberausgang einer digitalen Leitung 
(22...220R Widerstand) schon ausreichend.

Entscheidend ist, daß zumindest eine wirklich durchgehende Massefläche 
auf der Platine existiert, damit die digitalen Masserücksströme wirksam 
daran gehindert werden können, Umwege über den analogen Bereich zu 
nehmen. Dazu muß jede digitale Leitung auf ihrer gesamten Strecke eine 
durchgehende Massefläche unter sich sehen.

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Es handelt sich um den AD9826 (16bit). Getaktet wird er mit 5MHz.

Kai Klaas schrieb:
> Ich würde alle ADCs an eine gemeinsame Massefläche hängen und die
> digitalen und analogen Leiterbahnen strikt räumlich von einander
> trennen, also digitale Signale nur auf der digitalen Seite der ADCs und
> analoge Signale nur auf der analogen. Wenn es optimal läuft, hast du
> beispielsweise links einen rein analogen Bereich auf der Platine und
> rechts einen rein digitalen. Die ADCs befinden sich dann an der
> Trennlinie, mit ihren jeweiligen analogen Anschlüssen auf der analogen
> Seite und den digitalen Anschlüssen auf der digitalen. Das führt oft
> schon zu befriedigenden Ergebnissen.

Das sollte bei dem ADC möglich sein, die analogen und digitalen Ein-und 
Ausgänge sind auch am Chip schon fast durchgängig auf links und rechts 
verteilt.

Kai Klaas schrieb:
> Die ADCs sollten symmetrische Eingänge haben, sodaß die analogen Signale
> zumindest quasi-symmetrisch behandelt werden können. Auf diese Weise
> können Störungen auf der Masse wirksam unterdrückt werden. Eventuell ist
> auch eine echt-symmetrische Signalführung zumindest bis unmittelbar zu
> den analogen Einängen der ADCs sinnvoll. Dazu müssen unsymmetrische
> Signale natürlich vorher symmetriert werden.

Das verstehe ich nicht ganz. was meinst du jetzt mit symetrisch? Wie in 
der Studiotechnik mit zwei Leitungen aber eine um 180° phasengedreht?

Kai Klaas schrieb:
> Es kann sinnvoll sein, die digitalen Signale zusätzlich zu filtern. Oft
> ist eine Serienterminierung am Treiberausgang einer digitalen Leitung
> (22...220R Widerstand) schon ausreichend.

das habe ich bereits eingebaut (siehe Anhang)

Kai Klaas schrieb:
> Entscheidend ist, daß zumindest eine wirklich durchgehende Massefläche
> auf der Platine existiert, damit die digitalen Masserücksströme wirksam
> daran gehindert werden können, Umwege über den analogen Bereich zu
> nehmen. Dazu muß jede digitale Leitung auf ihrer gesamten Strecke eine
> durchgehende Massefläche unter sich sehen

Das ist mir jetzt wieder nicht ganz klar: Ich habe ja ein GND-Polygon 
über der gesamten Leiterkarte. Auf dem liegen noch jede Menge andere 
Bauteile, welche unabhängig von den ADCs agieren. Sollte ich jetzt DVSS 
direkt mit diesem Polygon verbinden?

Offen ist für  mich noch:
b)Sollten die LDO's möglichst weit weg von den ADCs organisiert sein?
Ich hatte eigendlich geplant die ADCs auf den Top-Layer und die LDOs auf
den Button-Layer direkt unter den ADCs zu positionieren...

e3) Wie stelle ich denn eine hochohmige Verbindung zwischen ADC-GND und
HauptGND her? Ist das einfach eine "sehr schmale" Brücke zwischen dem
HauptGND-Polygon und den ADC-GND-Polygonen?

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>Das verstehe ich nicht ganz. was meinst du jetzt mit symetrisch? Wie in
>der Studiotechnik mit zwei Leitungen aber eine um 180° phasengedreht?

Ja.


>Das ist mir jetzt wieder nicht ganz klar: Ich habe ja ein GND-Polygon
>über der gesamten Leiterkarte.

Ein durchgehende Lage?

> Auf dem liegen noch jede Menge andere
>Bauteile, welche unabhängig von den ADCs agieren. Sollte ich jetzt DVSS
>direkt mit diesem Polygon verbinden?

Ja.

>b)Sollten die LDO's möglichst weit weg von den ADCs organisiert sein?

Nein, das ist nicht soo kritisch.

>Ich hatte eigendlich geplant die ADCs auf den Top-Layer und die LDOs auf
>den Button-Layer direkt unter den ADCs zu positionieren...

Man muss es nicht übertreiben. Wenn die ein paar cm weit weg sind, ist 
das kein Problem.

>e3) Wie stelle ich denn eine hochohmige Verbindung zwischen ADC-GND und
>HauptGND her? Ist das einfach eine "sehr schmale" Brücke zwischen dem
>HauptGND-Polygon und den ADC-GND-Polygonen?

Nein. Im Normalfall hast du nur EINE Massefläche, für Analog und 
Digital. In einige wenigen Fällen KANN es gut sein, zwei getrennte 
Polygone zu haben, die dann an einem Punkt verbunden werden. Z.B. 
mittels kleinem Widerstand von ein paar Ohm oder einer Ferritperle.

von Kai K. (klaas)


Lesenswert?

>Das sollte bei dem ADC möglich sein, die analogen und digitalen Ein-und
>Ausgänge sind auch am Chip schon fast durchgängig auf links und rechts
>verteilt.

Das ist schon mal praktisch.

>Das verstehe ich nicht ganz. was meinst du jetzt mit symetrisch? Wie in
>der Studiotechnik mit zwei Leitungen aber eine um 180° phasengedreht?

Genau.

>das habe ich bereits eingebaut (siehe Anhang)

Die 74LVT sind ziemlich schnell. Geht auch was Langsameres, vielleicht 
ein 74HC oder 74HCT?

>Das ist mir jetzt wieder nicht ganz klar: Ich habe ja ein GND-Polygon
>über der gesamten Leiterkarte. Auf dem liegen noch jede Menge andere
>Bauteile, welche unabhängig von den ADCs agieren. Sollte ich jetzt DVSS
>direkt mit diesem Polygon verbinden?

Ja, alle Massen, ob digital oder analog werden mit einer durchgehenden 
Massefläche verbunden. Das wird in der Regel nicht der Top-Layer sein, 
sondern vielleicht die zweite Ebene einer Vier-Lagen-Platine, sonst 
kannst du die Massefläche ja nicht durchgehend machen. Nur dort, wo 
Lötpins für durchkontaktierte Bauteile sind, hast du zwangsläufig kleine 
Aussparungen in der Massefläche.

>b)Sollten die LDO's möglichst weit weg von den ADCs organisiert sein?

Ist wurscht, wenn du die Versorgungsspannungen bei den Chips konsequent, 
am besten mit Pi-Filtern, abblockst.

>e3) Wie stelle ich denn eine hochohmige Verbindung zwischen ADC-GND und
>HauptGND her?

Wieso hochohmig? Niederohmig, mit einer durchgehenden Massefläche.

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Falk Brunner schrieb:
>>Das ist mir jetzt wieder nicht ganz klar: Ich habe ja ein GND-Polygon
>>über der gesamten Leiterkarte.
>
> Ein durchgehende Lage?

Stimmt, das GND-Polygon auf dem TopLayer ist natürlich durchkreuzt von 
Leiterbahnen und Bauteilen.

Kai Klaas schrieb:
> Ja, alle Massen, ob digital oder analog werden mit einer durchgehenden
> Massefläche verbunden. Das wird in der Regel nicht der Top-Layer sein,
> sondern vielleicht die zweite Ebene einer Vier-Lagen-Platine, sonst
> kannst du die Massefläche ja nicht durchgehend machen. Nur dort, wo
> Lötpins für durchkontaktierte Bauteile sind, hast du zwangsläufig kleine
> Aussparungen in der Massefläche.

Ok, ich werde jetzt auf einem der Midlayer eine quasi durchgehende 
GND-Fläche generieren.

Kai Klaas schrieb:
> Die 74LVT sind ziemlich schnell. Geht auch was Langsameres, vielleicht
> ein 74HC oder 74HCT?

Was ist das Problem mit der Schnelligkeit?

Kai Klaas schrieb:
>>b)Sollten die LDO's möglichst weit weg von den ADCs organisiert sein?
>
> Ist wurscht, wenn du die Versorgungsspannungen bei den Chips konsequent,
> am besten mit Pi-Filtern, abblockst.

Ok, Pi-Filter, schonmal gehört/gesehen, noch nie selbst definiert. Gibt 
es da Faustformeln für die Dimensionierung? Spulen nehmen immer soviel 
Platz weg :/ Einfache 0.1µ/10µTA-Kombinationen langen nicht?

Kai Klaas schrieb:
>>Das verstehe ich nicht ganz. was meinst du jetzt mit symetrisch? Wie in
>>der Studiotechnik mit zwei Leitungen aber eine um 180° phasengedreht?
>
> Genau.

Auch noch nicht gemacht. Es sollte wahrscheinlich keine "echte" 
Phasendrehung sein, sondern eine Spiegelung per invertierendem OPV?!
Wie macht man sowas, wie sollte dann die Leitungsführung verlaufen, wie 
setzt man das Signal vor dem ADC wieder zusammen? Ein Link wo soetwas 
beschrieben ist, würde mir erst einmal langen.

Nochmal Zusammengefasst mein aktueller Layout-Plan:
-Auf Layer2 wird eine quasi durchgehende Massefläche eingezogen.
-AVSS und DVSS bekommen jeweils eine eigene Massefläche auf dem 
TopLayer, welche über einen 20R miteinander verbunden sind.
-DVSS wird über Durchkontaktierungen mit Layer2 verbunden.
-Die LDO's zur Spannungsversorgung jedes ADCs (jeder ADC bekommt einen 
eigenen LDO) sitzen weiterhin auf dem ButtonLayer (Platzgründe). Die 
GNDs der LDOs sind auch mit der durchgehenden Masse auf dem 2.Layer 
verbunden.

Der Anhang zeigt das nochmal grafisch, ist das OK so?

Noch eine Frage: Ich habe bisher immer auf dem Button und dem Top-Layer 
nach dem Routen aller Bauteile und Signalpfade ein GND-Polygon über 
alles gezogen. Das habe ich ohne zu hinterfragen mal so übernommen. 
Macht das überhaupt Sinn, oder sollte ich hier am besten wirklich nur 
Leiterbahnen ziehen und alle GND-Pins über Durchkontaktierungen auf 
Layer2 ziehen?

Danke erstmal für die tolle und schnelle Hilfe!

von Kai K. (klaas)


Lesenswert?

>Ok, ich werde jetzt auf einem der Midlayer eine quasi durchgehende
>GND-Fläche generieren.

Gut.

>Was ist das Problem mit der Schnelligkeit?

Je schneller, um so stärkere Störungen auf der Massefläche und um so 
größere Gefahr, daß die analoge Masse verseucht wird. Nicht lachen, aus 
diesem Grund verwende ich auch heute noch in gemischt analog digitalen 
Schaltungen gerne die alte langsame CD4000-Serie.

>Ok, Pi-Filter, schonmal gehört/gesehen, noch nie selbst definiert. Gibt
>es da Faustformeln für die Dimensionierung? Spulen nehmen immer soviel
>Platz weg :/ Einfache 0.1µ/10µTA-Kombinationen langen nicht?

Keine Spulen, SMD-Ferrite-Beads in 0603. Würth hat gute Teile, die bis 
1GHz relevante Impedanzen haben. Auch Murata hat geeignete Teile.

Dazu nimmst du keramische 2,2...4,7µF/16V Highcaps in X7R oder X5R und 
0805 Bauform.

Um Resonanzen zu vermeiden, kann man noch einen 1...4R7 0603 Widerstand 
zu den SMD-Ferriten in Serie schalten. Aber das ist schon fast Luxus.

Natürlich kannst du auch mit bedrahteten Bauteilen brauchbare Pi-Filter 
bauen...

Alle diese Bauteile bilden ein "PI" und werden direkt am VCC-Pin des 
Chips gegen die durchgehende Massefläche geschaltet.

>Auch noch nicht gemacht. Es sollte wahrscheinlich keine "echte"
>Phasendrehung sein, sondern eine Spiegelung per invertierendem OPV?!
>Wie macht man sowas, wie sollte dann die Leitungsführung verlaufen, wie
>setzt man das Signal vor dem ADC wieder zusammen? Ein Link wo soetwas
>beschrieben ist, würde mir erst einmal langen.

Symmetrische Signalführung gestattet dir das weitgehende "Herausrechnen" 
von Gleichtaktstörungen, also Rauschen auf der Masse. Ich muß mal einen 
Link suchen, wo das gut erklärt ist.

>-Auf Layer2 wird eine quasi durchgehende Massefläche eingezogen.

Gut.

>-AVSS und DVSS bekommen jeweils eine eigene Massefläche auf dem
>TopLayer, welche über einen 20R miteinander verbunden sind.

Nein, nein, alles durchverbinden. Alle digitalen und analogen Massen 
werden mit der durchgehdenden Massefläche in Ebene 2 verbunden.

>Der Anhang zeigt das nochmal grafisch, ist das OK so?

Es dürfen keine Schleifenflächen mehr entstehen, sonst ist das Konzept 
der durchgehenden Massefläche aufgehoben.

>Noch eine Frage: Ich habe bisher immer auf dem Button und dem Top-Layer
>nach dem Routen aller Bauteile und Signalpfade ein GND-Polygon über
>alles gezogen. Das habe ich ohne zu hinterfragen mal so übernommen.
>Macht das überhaupt Sinn, oder sollte ich hier am besten wirklich nur
>Leiterbahnen ziehen und alle GND-Pins über Durchkontaktierungen auf
>Layer2 ziehen?

Doch, doch, Ground Fills machen Sinn. Aber du solltest die Ground Fills 
mit reichlich Dukos mit der durchgehenden Massefläche in Ebene 2 
verbinden. Das betrifft vor allem die Ground Fills zwischen Leiterbahnen 
unterschiedlicher Signale, weil nur dadurch eine Abschirmung zwischen 
diesen zustande kommt. Werden die Ground Fills nicht mit der 
Masssefläche verbunden, entsteht nicht nur keine Abschirmung, sondern 
vielmehr eine direkte kapazitive Kopplung, was natürlich völlig 
unerwünscht ist.

von Full W. (realjey)


Lesenswert?

Kai Klaas schrieb:
>>-AVSS und DVSS bekommen jeweils eine eigene Massefläche auf dem
>>TopLayer, welche über einen 20R miteinander verbunden sind.
>
> Nein, nein, alles durchverbinden. Alle digitalen und analogen Massen
> werden mit der durchgehdenden Massefläche in Ebene 2 verbunden.
>
>>Der Anhang zeigt das nochmal grafisch, ist das OK so?
>
> Es dürfen keine Schleifenflächen mehr entstehen, sonst ist das Konzept
> der durchgehenden Massefläche aufgehoben.

OK, also wie gehabt, nur lass ich den R weg und füge einige Dukos auf 
AVSS ein.

Kai Klaas schrieb:
>>Noch eine Frage: Ich habe bisher immer auf dem Button und dem Top-Layer
>>nach dem Routen aller Bauteile und Signalpfade ein GND-Polygon über
>>alles gezogen. Das habe ich ohne zu hinterfragen mal so übernommen.
>>Macht das überhaupt Sinn, oder sollte ich hier am besten wirklich nur
>>Leiterbahnen ziehen und alle GND-Pins über Durchkontaktierungen auf
>>Layer2 ziehen?
>
> Doch, doch, Ground Fills machen Sinn. Aber du solltest die Ground Fills
> mit reichlich Dukos mit der durchgehenden Massefläche in Ebene 2
> verbinden. Das betrifft vor allem die Ground Fills zwischen Leiterbahnen
> unterschiedlicher Signale, weil nur dadurch eine Abschirmung zwischen
> diesen zustande kommt. Werden die Ground Fills nicht mit der
> Masssefläche verbunden, entsteht nicht nur keine Abschirmung, sondern
> vielmehr eine direkte kapazitive Kopplung, was natürlich völlig
> unerwünscht ist.

OK, viele Dukos sind bereits vorhanden.

Falls du noch was gutes zur symetrischen Signalübertragung und deren 
Erzeugung (Bauteile) findest, bitte posten :)

Danke!

von Full W. (realjey)


Lesenswert?

Nochmal eine Frage:

Mal abgesehen davon, welche Buffer ich am Ausgang der ADCs benutze, 
sollte ich für diese auch wieder eine eigene GND-Fläche auf dem TopLayer 
vorsehen (welche mit der GND-Flächer auf Layer2 verbinde) oder können 
diese mit auf die DVSS-Fläche der ADCs gesetzt werden?

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>Mal abgesehen davon, welche Buffer ich am Ausgang der ADCs benutze,
>sollte ich für diese auch wieder eine eigene GND-Fläche auf dem TopLayer
>vorsehen (welche mit der GND-Flächer auf Layer2 verbinde)

Nein, man muss es nicht übertreiben.

> oder können  diese mit auf die DVSS-Fläche der ADCs gesetzt werden?

JA

von Full W. (realjey)


Lesenswert?

Kurze Frage: Der ADC besitzt im Datenblatt einige 0.1µ
Entkoppelkondensatoren. Ich habe hier bisher Standarttypen (Keramik)
verwendet. Wie ich gelesen habe, sollten man gerade bei hochauflösenden
und schnellen ADCs hochwertige Cs nehmen mit niedrigem ESR. Könnt ihr
mir welche empfehlen in 0603 Bauform?

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>Kurze Frage: Der ADC besitzt im Datenblatt einige 0.1µ

Die klassischen 100nF Keramikkonddensatoren.

>Entkoppelkondensatoren. Ich habe hier bisher Standarttypen (Keramik)
>verwendet.

Was voll ausreichend ist.

> Wie ich gelesen habe, sollten man gerade bei hochauflösenden
>und schnellen ADCs hochwertige Cs nehmen mit niedrigem ESR.

Hast du schon.

> Könnt ihr mir welche empfehlen in 0603 Bauform?

Jeder normale X7R Kondensator.

von Full W. (realjey)


Lesenswert?

Alles klar Danke :)

Falk Brunner schrieb:
>> Wie ich gelesen habe, sollten man gerade bei hochauflösenden
>>und schnellen ADCs hochwertige Cs nehmen mit niedrigem ESR.
>
> Hast du schon.

Da Keramik immer niedrigen ESR hat? In welchem Bereich ca.? In den 
Datenblättern die bei Farnell für die gewählten Cs abrufbar sind, steht 
nichts von ESR drinne, es ist nur die Insulation Resistance angegeben.

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>Da Keramik immer niedrigen ESR hat?

Ja.

>In welchem Bereich ca.?

Pi mal Daumen 10mOhm

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

OK,

nochmal kurz zum Layout bezüglich der Entkoppel-Cs. Bei Lothar Miller 
ist das optimale Layout ja so gelöst, das zwischen AVDD und AVSS der 
100nF sitzt und der AVSS-Pin erst auf die Masse des Cs geht und von dort 
auf das GND-Polygon.

Ich habe noch einen anderen Artikel im Netz gefunden (von Ti). Hier ist 
das ganze etwas anders gelöst. Hier ist das GND-Polygon unter dem ADC 
und der 100nF aussen. Die AVSS-Pins sind also direkt mit GND verbunden 
und der 100nF über AVDD nach AVSS geschaltet (siehe Anhang)

Macht das einen Unterschied, welches Layout sollte ich bevorzugen?

von Full W. (realjey)



Lesenswert?

Hallo nochmal,

ich habe jetzt das Layout für ADC1 fertig und wollte nochmal ein 
Feedback von euch.

ADC2-ADC4 werden dann genauso aufgebaut und mit der selben Fläche für 
AVSS und DVSS verbunden.

Man sieht wahrscheinlich das ich kein Layout-Profi bin. Völligst unklar 
ist mir, ob der Decoupling-Zweig5 so OK ist. Um ihn so nahe wie möglich 
an den ADC zu bekommen, habe ich ihn auf den ButtonLayer gelegt. Das 
Problem ist z.B. das ich die GNDs von C31 und C32 jetzt über eine Via 
mit AVGND verbinden musste und das eine relativ "lange" Strecke geworden 
ist.

Wäre nett wenn mal jemand drüber guckt und mir sagt ob ich grob 
fahrlässig gehandelt habe.

Layer2 ist ein GND-Plane geworden.

Den 74LVT573 hab ich jetzt durch einen MC74HC573A mit 30ns ersetzt.
Hoffe mal da bekomme ich jetzt keine Capture-Probleme bei Aufnehmen der 
Daten am FPGA (nicht mein Part)?!

Die Latches haben auch eine eigene Massefläche welche dann auf Layer2 
(GND-Plane) kontaktiert sind.

Der LDO für DVDD liegt auf dem ButtonLayer direkt unter dem ADC...

Die GND-Fills sind nioch nicht zu sehen, kommen später...

Naja schaut mal rein, wäre nett!

von Kevin K. (nemon) Benutzerseite


Lesenswert?

Es gibt nicht oben und Knopf, sondern oben und unten (mal ins englische 
übersetzen)

von Full W. (realjey)


Lesenswert?

Da hast du (verdammt) recht, ich meinte natürlich bottom...keine Sorge 
nur ein Flüchtigkeitsfehler :D

von Full W. (realjey)


Lesenswert?

Wäre wirklich schön wenn einer der Profis mal kurz drüber gucken könnte 
und ein Feedback verfasst :)

von Falk B. (falk)


Lesenswert?

@full well (realjey)

>ADC2-ADC4 werden dann genauso aufgebaut und mit der selben Fläche für
>AVSS und DVSS verbunden.

Naja, die lokalen Masseflächen sind eher hömiopatisch, sollten aber auch 
nicht schaden. Ansonsten sieht es gut aus, wüßte spontan nicht, was man 
grundlegend besser machen könnte.

>Man sieht wahrscheinlich das ich kein Layout-Profi bin. Völligst unklar
>ist mir, ob der Decoupling-Zweig5 so OK ist.

Sieht OK aus.

>Problem ist z.B. das ich die GNDs von C31 und C32 jetzt über eine Via
>mit AVGND verbinden musste und das eine relativ "lange" Strecke geworden
>ist.

Würde ich nicht überbewerten wollen.

>Die Latches haben auch eine eigene Massefläche welche dann auf Layer2
>(GND-Plane) kontaktiert sind.

Ist OK, aber der Effekt ist auch eher für's Gemüt.

Ich würde noch ein paar Ferritperlen in die Zuleituungen von DRVDD1 und 
AVDD legen.

von Kai K. (klaas)


Angehängte Dateien:

Lesenswert?

Ich verstehe dein Layout ehrlich gesagt nicht ganz. Du mußt an jedem 
Massepin eines jeden Bauteils einfach nur eins zwei Vias direkt zur 
durchgehenden Massefläche legen. Das hast du bei den Entkoppelcaps für 
den 573 nicht gemacht. Warum legst du die denn auf eine lokale 
Massrfläche und hast die Vias weit entfernt?? Das ergibt doch überhaupt 
keinen Sinn.

Außerdem sitzen die Entkoppelcaps für den 573 nicht direkt am 
Versogungspannungspin, sondern am unwichtigen Pin 11. Damit ist der 573 
nicht wirkunsvoll entkoppelt.

Und was sollen die AVSS und DVSS Massefitzelchen unter dem ADC? Warum 
trennst du denn dort die Massefläche, wenn es sowieso auf eine 
durchgehende Massefläche geht? Oder hast du das Konzept mit der 
durchgehnden Massefläche jetzt aufgegeben?

Nochmals, jeder Massepin eines jeden Bauteils erhält in unmittelbarer 
Nähe eins zwei Vias, die direkt zur durchgehenden Masseläche gehen. Im 
Anhang kannst du sehen, wie ich es meine. (Die Aussparungen in der 
Massefläche unter einigen Widerständen sind vom Datenblatt 
vorgeschrieben und sollten dich jetzt nicht stören.) Schau genau, wo ich 
überall Vias plaziert habe und wieviele!

von Full W. (realjey)


Lesenswert?

Danke für euer Feedback!

Kai Klaas schrieb:
> Ich verstehe dein Layout ehrlich gesagt nicht ganz. Du mußt an jedem
> Massepin eines jeden Bauteils einfach nur eins zwei Vias direkt zur
> durchgehenden Massefläche legen. Das hast du bei den Entkoppelcaps für
> den 573 nicht gemacht. Warum legst du die denn auf eine lokale
> Massrfläche und hast die Vias weit entfernt?? Das ergibt doch überhaupt
> keinen Sinn.
>
OK, ich hatte euch/dich so verstanden, das ich auf dem TopLayer ZWEI 
Masseflächen jeweils für AVSS und DVSS kreieren soll und diese dann über 
Vias auf Layer2 (GND-Plane) kontaktieren soll. Also alle GNDs der 
beteiligten Bauteile erst auf diese Fläche auf dem TopLayer und von dort 
aus auf die GND-Plane. Wenn ich jedem Bauteil direkt über ne Via auf die 
GND-Plane kontaktieren kann macht das das ganze ja eher einfacher. Werde 
ich nochmal umbauen.

Kai Klaas schrieb:
> Außerdem sitzen die Entkoppelcaps für den 573 nicht direkt am
> Versogungspannungspin, sondern am unwichtigen Pin 11. Damit ist der 573
> nicht wirkunsvoll entkoppelt.

Das war ein Versehen, ist mir in dem Moment nicht aufgefallen.

Kai Klaas schrieb:
> Und was sollen die AVSS und DVSS Massefitzelchen unter dem ADC? Warum
> trennst du denn dort die Massefläche, wenn es sowieso auf eine
> durchgehende Massefläche geht? Oder hast du das Konzept mit der
> durchgehnden Massefläche jetzt aufgegeben?

Nein auf Layer2 liegt weiterhin eine GND-Plane, also das Konzept bleibt 
bestehen. Das mit den Massefiltzelchen hat sich durch das Beispiel von 
TI (siehe Anhang) ergeben. Die haben unter dem ADC eine GND-Fläche und 
verbinden die GND-Pins des ADC direkt mit dieser. Die Decouple-Cs sind 
auch auf dieser GND-Fläche und von dort erst auf die GND-Plane auf 
Layer2. Aber die haben auch noch ganz konkret mit einem Masse-Layer für 
AVSS und DVSS gearbeitet. Das ist ja hier nicht der Fall. Werde es also 
noch einmal umbauen.

Danke für dein Beispiel, gucke es mir gerade an und baue noch einmal um 
:)

von Full W. (realjey)


Lesenswert?

kurze Frage noch:

Sehe ich das richtig, das das Bild OPA847_1 der TopLayer ohne GND-Fill 
ist und OPA847_2 der TopLayer mit GND-Fill?

von Kai K. (klaas)


Lesenswert?

>OK, ich hatte euch/dich so verstanden, das ich auf dem TopLayer ZWEI
>Masseflächen jeweils für AVSS und DVSS kreieren soll und diese dann über
>Vias auf Layer2 (GND-Plane) kontaktieren soll.

Nein, nein, alle Massepins direkt mit eins, zwei Vias mit der 
Hauptmassefläche verbinden. Natürlich kannst du in anderen 
Platinenebenen freie Flächen zusätzlich als Ground Fill ausführen. Sie 
sind mit der Hauptmassefläche durch die eben genannten Vias dann 
automatisch verbunden.

>Also alle GNDs der beteiligten Bauteile erst auf diese Fläche auf dem
>TopLayer und von dort aus auf die GND-Plane.

Direkt mit eines, zwei Vias mit der Hauptmassefläche verbinden. Wenn in 
anderen Ebenen zusätzliche Ground Fills vorhanden sind, um so besser.

>Wenn ich jedem Bauteil direkt über ne Via auf die GND-Plane kontaktieren
>kann macht das das ganze ja eher einfacher.

Ja, natürlich! Erst dadurch kann das Konzept der durchgehenden 
Massefläche seine Vorzüge der ultra niedrigen Induktivitäten voll 
ausspielen. Wenn du stattdessen erst noch Umwege gehst, kannst du es 
vergessen.

>Das mit den Massefiltzelchen hat sich durch das Beispiel von TI (siehe
>Anhang) ergeben. Die haben unter dem ADC eine GND-Fläche und verbinden
>die GND-Pins des ADC direkt mit dieser.

Eine Massefläche zu schlitzen, um sie dann in einer anderen Ebene mit 
Vias kurzzuschließen ist vollkommen schwachsinnig. Auch Masseflächen 
übereinander zu legen und zu denken, daß sie nicht miteinander verbunden 
sind, wenn keine Vias zwischen ihnen vorhanden sind, ist schwachsinnig. 
Da herrscht soviel Streukapazität, daß die hochfrequenten Störungen 
einfach rüberhuschen. HF läßt sich durch solche "Tricks" nicht davon 
abhalten, in eine Schaltung einzudringen. Auch geschlizte Masseflächen 
sind kaum sinnvoll, da HF einfach über den Gap hopst.

Stattdessen schafft man mit diesem Quatsch zusätzliche, völlig 
überflüssige Schleifenflächen und damit Resonanzen. Die Erfahrung zeigt, 
daß es in den allermeisten Fällen besser ist, auf das Geschlitze zu 
verzichten und gleich mit einer durchgehenden Massefläche zu arbeiten. 
Aber dieses Konzept funktioniert nur, wenn man es 100%-ig umsetzt. Nur 
dann kann die durchgehende Massefläche mit ihren extrem kleinen 
Induktivitäten und ihrem überragenden HF-Verhalten Vorteile bringen.

>Sehe ich das richtig, das das Bild OPA847_1 der TopLayer ohne GND-Fill
>ist und OPA847_2 der TopLayer mit GND-Fill?

Ja. Es sollte schließlich auch eine Ansicht geben, in der möglichst alle 
Leiterbahnen aller Ebenen sichtbar sind.

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Steinigt mich, aber eine Sache ist für mich immer noch nicht 100% 
verstanden.

Im Datenblatt des AD9826 sind die Entkopplungs-Cs zwischen den AVDD und 
AVSS-Pins.

Ich habe es immer so verstanden, das diese Pärchen auch definitiv 
zusammengehören, was für mich bedeutet hat, das ich von dem AVDD-Pin auf 
den 100nF und vom GND-Pad des 100nF wieder an das GND-Pad des ADCs muss 
(z.B der C38)(Anhang2).

Aber wenn ich jetzt mit den Vias und dem GND-Fills arbeite, spielt das 
doch eigendlich keine Rolle oder?! Ich könnte den Kondensator C auch wie 
in Anhang3 routen oder?

Das würde auch wieder einiges einfacher beim Organisieren der 
Leiterkarte machen.

von Falk B. (falk)


Lesenswert?

Anhang 3 ist OK.

von Kai K. (klaas)


Lesenswert?

>Aber wenn ich jetzt mit den Vias und dem GND-Fills arbeite, spielt das
>doch eigendlich keine Rolle oder?! Ich könnte den Kondensator C auch wie
>in Anhang3 routen oder?

Genau.

>Das würde auch wieder einiges einfacher beim Organisieren der
>Leiterkarte machen.

Vor allem hilft es dir bei der Erstellung eines HF-tauglichen Layouts 
mit kürzesten Leiterbahnen und niedrigsten Induktivitäten.

von Full W. (realjey)



Lesenswert?

Auf ein neues, ich hoffe ich habs jetzt :)

Bild1: Stromlaufplan
Bild2: Top ohne GND-Fill
Bild3: Top mit GND-Fill
Bild4: Bottom ohne GND-Fill
Bild5: Bottom it GND-Fill
Bild6: Alles ohne GND-Fills

Die anderen ADCs werden 1:1 aufgebaut.

Die PI-Filter sind erst einmal nur Dummies. Würth meinte ich soll die 
742792651 
http://katalog.we-online.de/kataloge/eisos/media/pdf/742792651.pdf 
nehmen, das wäre Standart. Wenn die Kombis nicht passen, werde ich mich 
noch einmal tiefer mit der Materie beschäftigen.

Die Entkopplung für den 573 ist jetzt an Pin20.

@Kai: Hättest du nochmal nen Link zur symetrischen Signalführung? Im 
Netz finde ich nur Audioanwendungen wo es um die Kabelverdrahtung geht. 
Wie man soetwas analog auf ner Leiterkarte aufbaut habe ich leider nicht 
gefunden.

THX

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>      ADC_schematic.jpg
>      165,3 KB, 1 Downloads

Kleiner Tip: Bildformate. PNG ist das Mittel der Wahl. Dann braucht 
es auch kein Clerasil für deine Bilder.

Man kann es auch übertreiben mit den VIAs. 1 VIA pro Pin reicht für 99% 
aller Fälle locker aus. Die Masseflächen auf Top und Bottom kann man 
sich schenken, ist reine Kosmetik.

von Full W. (realjey)


Lesenswert?

@Falk
Danke für dein RE. Alles klar, demnächst dann nur noch PNG!

von Kai K. (klaas)


Lesenswert?

>Auf ein neues, ich hoffe ich habs jetzt :)

Das sieht doch schon mal ganz gut aus.

Ein paar Punkte fallen mir noch auf:

1. Für die Vias nehme ich einheitlich 0,4mm Bohrloch, 0,8mm 
Lötaugendurchmesser und 0,3mm Aura. Für Vias in der Massefläche muß die 
Aura natürlich gleich 0 sein. Diese Masse-Vias lasse ich vom 
Lötstopplack überdecken, also elektrisch isolieren. Das ist insbesondere 
für die Vias UNTER den Chips hilfreich!

2. Rechts oben hast du unter einem SMD-Bauteil, also zwischen den 
Lötpads ein Via. Das solltest du vermeiden!

3. Es ist besser, möglichst alle Bauteile auf einer Ebene zu plazieren 
und nur die Bauteile, bei denen das nicht möglich oder sinnvoll ist, auf 
die Rückseite zu packen. Das spart Kosten und hält das Layout 
übersichtlicher.

4. Die grüne Leiterbahn würde ich nicht so weit nach rechts führen, 
sondern auf direktem Wege verlegen. Man könnte sie auch auf dem 
Top-Layer ganz links plazieren.

5. Die Clock-Lines sind digitale Leitungen und sollten auch nach rechts 
in die digitale Sektion geführt werden. Es ist ratsam, zwischen die 
Leitungen "Ground Fills" zur Abschirmung zu verlegen. Die Leitungen 
sollten außerdem ebenfalls eine passende Serienterminierung erhalten, um 
die Störungen auf der Massefläche zu minimieren.

6. Während der Wandlung sollte auf allen unwichtigen, digitalen 
Leitungen Ruhe herrschen!

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Kai Klaas schrieb:
> 1. Für die Vias nehme ich einheitlich 0,4mm Bohrloch, 0,8mm
> Lötaugendurchmesser und 0,3mm Aura. Für Vias in der Massefläche muß die
> Aura natürlich gleich 0 sein. Diese Masse-Vias lasse ich vom
> Lötstopplack überdecken, also elektrisch isolieren. Das ist insbesondere
> für die Vias UNTER den Chips hilfreich!

Erwischt, keine Ahnung wie ich in Protel/Altium die Aura einstelle, 
kenne nur Bohrloch und Lötaugendurchmesser (Hole Size/Diameter)...muss 
ich mal suchen wo man das einstellt. Aber 0.8mm und 0.4mm ist auch mein 
Standart bisher gewesen.

Kai Klaas schrieb:
> 2. Rechts oben hast du unter einem SMD-Bauteil, also zwischen den
> Lötpads ein Via. Das solltest du vermeiden!

Gefixt.

Kai Klaas schrieb:
> 3. Es ist besser, möglichst alle Bauteile auf einer Ebene zu plazieren
> und nur die Bauteile, bei denen das nicht möglich oder sinnvoll ist, auf
> die Rückseite zu packen. Das spart Kosten und hält das Layout
> übersichtlicher.

Leider hier definitiv nicht möglich, hab so schon Platzprobleme ohne 
Ende :/

Kai Klaas schrieb:
> 4. Die grüne Leiterbahn würde ich nicht so weit nach rechts führen,
> sondern auf direktem Wege verlegen. Man könnte sie auch auf dem
> Top-Layer ganz links plazieren.

Gefixt, hat jetzt den kürzesten möglichen Weg bekommen ohne zu nahe an 
dem Digitalteil zu liegen. Grün=Midlayer unter dem GND-Plane auf Layer2

Kai Klaas schrieb:
> 5. Die Clock-Lines sind digitale Leitungen und sollten auch nach rechts
> in die digitale Sektion geführt werden. Es ist ratsam, zwischen die
> Leitungen "Ground Fills" zur Abschirmung zu verlegen.

Welche Clock-Lines meinst du? ADCCLK und CDSCLK2? Die sind ja schon 
rechts. Wenn du das 3-wire Interface meinst, wie soll ich das anders 
machen, die Pins liegen nunmal auf der linken Seite?! Also ich hatte 
vor, diese (über die schon zu sehenden Vias) auf MidLayer4 zu routen.

Kai Klaas schrieb:
> Die Leitungen
> sollten außerdem ebenfalls eine passende Serienterminierung erhalten, um
> die Störungen auf der Massefläche zu minimieren.

Ich habe an SDATA, SCLK, SLOAD, ADCCLK, CDSCLK2 jeweils einen 10R 
geschaltet.

Kai Klaas schrieb:
> 6. Während der Wandlung sollte auf allen unwichtigen, digitalen
> Leitungen Ruhe herrschen!

Das 3-wire Interface wird eigendlich nur im Einschaltmoment genutzt.

Frage: Die LP wurde jetzt doch eine 6-Layer. Ist der Aufbau so O.K. 
(Anhang) oder sollte ich das anders anordnen?

von Full W. (realjey)


Lesenswert?

full well schrieb:
> Kai Klaas schrieb:
>> 1. Für die Vias nehme ich einheitlich 0,4mm Bohrloch, 0,8mm
>> Lötaugendurchmesser und 0,3mm Aura. Für Vias in der Massefläche muß die
>> Aura natürlich gleich 0 sein. Diese Masse-Vias lasse ich vom
>> Lötstopplack überdecken, also elektrisch isolieren. Das ist insbesondere
>> für die Vias UNTER den Chips hilfreich!
>
> Erwischt, keine Ahnung wie ich in Protel/Altium die Aura einstelle,
> kenne nur Bohrloch und Lötaugendurchmesser (Hole Size/Diameter)...muss
> ich mal suchen wo man das einstellt. Aber 0.8mm und 0.4mm ist auch mein
> Standart bisher gewesen.

Gefunden, nennt sich "Solder Mask Expansion" in Protel, die Vias sind 
jetzt komplett zu mit Lötstopplack.

von Kai K. (klaas)


Lesenswert?

>Leider hier definitiv nicht möglich, hab so schon Platzprobleme ohne
>Ende :/

Also die Betriebsspannungsentkopplung für den 573 könnte beispielsweise 
oben montiert werden...

>Welche Clock-Lines meinst du? ADCCLK und CDSCLK2? Die sind ja schon
>rechts. Wenn du das 3-wire Interface meinst, wie soll ich das anders
>machen, die Pins liegen nunmal auf der linken Seite?! Also ich hatte
>vor, diese (über die schon zu sehenden Vias) auf MidLayer4 zu routen.

Ich meinte die Leitungen zu den Pins 2, 3, 15, 16 und 17. Alle diese 
Leitungen sollten nach rechts in die digitale Sektion geroutet werden.

>Ich habe an SDATA, SCLK, SLOAD, ADCCLK, CDSCLK2 jeweils einen 10R
>geschaltet.

100R sollten auch gehen. Denk dran, daß sie bei den Treibern sitzen 
sollten.

>Das 3-wire Interface wird eigendlich nur im Einschaltmoment genutzt.

Über diese Leitungen kann aber trotzdem digitales Rauschen zum ADC hin 
transportiert werden. Die Schaltung, die diese Leitungen bedient, sollte 
während der Wandlung seine digitale Aktivität einschränken, wenn es 
geht.

>Frage: Die LP wurde jetzt doch eine 6-Layer. Ist der Aufbau so O.K.
>(Anhang) oder sollte ich das anders anordnen?

Ich finde 6-Layer übertrieben, kenne jetzt aber auch nicht deine 
Restschaltung. Das, was du uns zeigst, würde jedenfalls auch mit nur 4 
Layern gehen.

von Full W. (realjey)


Lesenswert?

Kai Klaas schrieb:
> Also die Betriebsspannungsentkopplung für den 573 könnte beispielsweise
> oben montiert werden...

Stimmt, ist jetzt oben.

Kai Klaas schrieb:
> Ich meinte die Leitungen zu den Pins 2, 3, 15, 16 und 17. Alle diese
> Leitungen sollten nach rechts in die digitale Sektion geroutet werden.

Sind sie, also sie gehen alle nach rechts ab und werden auch nicht noch 
einmal auf die andere Seite geroutet.

Kai Klaas schrieb:
> 100R sollten auch gehen. Denk dran, daß sie bei den Treibern sitzen
> sollten.

Öhm, ich dachte die sollten alle so nah wie möglich an der Senke (ADC) 
sitzen? Falsch, oder habe ich dich falsch verstanden?

Kai Klaas schrieb:
> Über diese Leitungen kann aber trotzdem digitales Rauschen zum ADC hin
> transportiert werden. Die Schaltung, die diese Leitungen bedient, sollte
> während der Wandlung seine digitale Aktivität einschränken, wenn es
> geht.

Hm, also im FPGA die Pins inaktiv schalten?

Kai Klaas schrieb:
> Ich finde 6-Layer übertrieben, kenne jetzt aber auch nicht deine
> Restschaltung. Das, was du uns zeigst, würde jedenfalls auch mit nur 4
> Layern gehen.

Es ist wohl auch übertrieben, aber da ich eh schon Probleme mit dem 
perfekten Routing habe, macht es das für mich doch deutlich einfacher. 
Ich müsste sonst auf einen Signal-Layer verzichten. Wenn ich jetzt ein 
halbes Jahr Zeit hätte für die LP, OK dann würde ich einfach solange 
"spielen" bis es passt. Aber die Zeit habe ich leider nicht.

Danke!

von Kai K. (klaas)


Lesenswert?

>Sind sie, also sie gehen alle nach rechts ab und werden auch nicht noch
>einmal auf die andere Seite geroutet.

Gut.

>Öhm, ich dachte die sollten alle so nah wie möglich an der Senke (ADC)
>sitzen? Falsch, oder habe ich dich falsch verstanden?

Wenn du es nahe am Treiber machst, hast du Serienterminierung. Wenn es 
nahe am Empfänger geschieht, hast du nur Signalfilterung zusammen mit 
der Eingangskapazität.

>Hm, also im FPGA die Pins inaktiv schalten?

Auf jeden!

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Platine ist fertig.

2 Fragen noch:

1) @Kai: In deinem Beispiel-Layout hast du die Platine mit GND-Vias 
zugepflastert. Das habe ich bisher noch nicht. Zerstückel ich damit 
nicht wieder die GND-Plane auf Layer2+5?

2) @All: Würde es nicht Sinn machen die GND-Plane in 2 Teile zu teilen 
und nur an einer größeren Fläche zu verbinden, wie im Anhang zu sehen, 
um noch eine noch höhere Trennung von Aanalg und Digital zu 
gewährleisten?

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>2) @All: Würde es nicht Sinn machen die GND-Plane in 2 Teile zu teilen

NEIN!

von Kai K. (klaas)


Lesenswert?

>1) @Kai: In deinem Beispiel-Layout hast du die Platine mit GND-Vias
>zugepflastert. Das habe ich bisher noch nicht. Zerstückel ich damit
>nicht wieder die GND-Plane auf Layer2+5?

Nein. Die von mir verwendete Via-Dichte ist vollkommen harmlos.

>2) @All: Würde es nicht Sinn machen die GND-Plane in 2 Teile zu teilen
>und nur an einer größeren Fläche zu verbinden, wie im Anhang zu sehen,
>um noch eine noch höhere Trennung von Aanalg und Digital zu
>gewährleisten?

Wir schreiben uns hier die Finger wund und du hast von alle dem nichts 
verstanden...

von Full W. (realjey)


Lesenswert?

Kai Klaas schrieb:
> Nein. Die von mir verwendete Via-Dichte ist vollkommen harmlos.

OK, hab noch einige GND-Vias eingebaut jetzt.

Kai Klaas schrieb:
> Wir schreiben uns hier die Finger wund und du hast von alle dem nichts
> verstanden...

Doch doch, war nur sone dumme Idee :/

Kai Klaas schrieb:
> Ja, natürlich! Erst dadurch kann das Konzept der durchgehenden
> Massefläche seine Vorzüge der ultra niedrigen Induktivitäten voll
> ausspielen. Wenn du stattdessen erst noch Umwege gehst, kannst du es
> vergessen.

Ist angekommen, muss noch müde heute morgen gewesen sein :)

Danke nochmal an Kai und Falk fürs "Fingerwundschreiben"! Ich werde mal 
berichten, wenn der Prototyp bestückt ist, wie die Karte so läuft. Hoffe 
mal ich habe jetzt alle Störungen halbwegs im Griff...

von Kai K. (klaas)


Lesenswert?

>Doch doch, war nur sone dumme Idee :/

Bei so schnellen ADCs müssen die analoge und digitale Masse immer direkt 
unter dem Chip mithilfe einer durchgehenden Massefläche miteinander 
verbunden werden. Steht sogar ausdrücklich im Datenblatt des AD9826 auf 
Seite 18.

Damit hast du bei einer Schaltung mit mehreren ADCs automatisch ein 
unlösbares Dilemma. Denn wenn jeder ADC eine Verbindung von analoger und 
digitaler Masse unter seinem Chip sieht, ist die so oft gepriesene 
streng sternförmige Massführung unmöglich, es denn, du verwendest das 
Konzept einer durchgehenden Massefläche. Dabei wird der "sternförmige 
Massepunkt" bildlich gesprochen auf die gesamte Schaltung ausgedehnt. 
Strikte räumliche Trennung von analogen und digitalen Schaltungszügen 
führt dann zum Erfolg, weil die digitalen Masserückströme durch den 
Proximity Effekt nicht in die analogen Bereiche eindringen können.

Siehe Punkt 5 von diesem Link:

http://www.thm.de/ei/index.php?option=com_docman&task=doc_download&gid=1209&Itemid=117

von Florian V. (Gast)


Lesenswert?

Kai Klaas schrieb:
>>Hm, also im FPGA die Pins inaktiv schalten?
>
> Auf jeden!

Beide Varianten ausprobieren!

Ich hatte mir das bei einem extrem ähnlichen Fall auch so gedacht. Und 
die nur von PullUps gehaltenen Signalleitungen haben im Digitalteil 
prima Störungen eingesammelt und zum ADC getragen. Die Messwerte waren 
bei treibenden FPGA-Ausgängen besser als bei inaktiven.

von Kai K. (klaas)


Lesenswert?

>Ich hatte mir das bei einem extrem ähnlichen Fall auch so gedacht. Und
>die nur von PullUps gehaltenen Signalleitungen haben im Digitalteil
>prima Störungen eingesammelt und zum ADC getragen. Die Messwerte waren
>bei treibenden FPGA-Ausgängen besser als bei inaktiven.

Mit "inaktiv schalten" meinte ich natürlich nicht "hochohmig schalten", 
sondern dafür zu sorgen, daß sie nicht "toggeln".

von Full W. (realjey)


Lesenswert?

könntest du nochmal kurz erklären was du jetzt genau mit toggeln meinst? 
Hatte jetzt auch an Pullups gedacht...

Kai Klaas schrieb:
> trikte räumliche Trennung von analogen und digitalen Schaltungszügen
> führt dann zum Erfolg, weil die digitalen Masserückströme durch den
> Proximity Effekt nicht in die analogen Bereiche eindringen können.

Habe ich das richitg verstanden, das der Proximity Effekt in dem Sinne 
positiv genutzt werden kann, da hochfrequente Ströme dazu tendieren, in 
möglichst enger Nähe zueinander zu fließen. Durch die direkt darunter 
liegende Massefläche werden also quasi alle "digitalen" Ströme direkt 
unter den dazugehörigen "digitalen" Leiterbahnen abgeleitet, richtig?

von Kai K. (klaas)


Lesenswert?

>könntest du nochmal kurz erklären was du jetzt genau mit toggeln meinst?
>Hatte jetzt auch an Pullups gedacht...

"Toggeln" ist englisch und steht oft in Datenbüchern bei digitalen 
Chips. Es heißt einfach nur "Hin- und Herschalten", also das Umschalten 
von low nach high oder umgekehrt.

Während der Wandlung sollten einfach möglichst wenige digitale Gatter in 
deinem FPGA oder in anderen Schaltungsteilen "toggeln".

>Habe ich das richitg verstanden, das der Proximity Effekt in dem Sinne
>positiv genutzt werden kann, da hochfrequente Ströme dazu tendieren, in
>möglichst enger Nähe zueinander zu fließen. Durch die direkt darunter
>liegende Massefläche werden also quasi alle "digitalen" Ströme direkt
>unter den dazugehörigen "digitalen" Leiterbahnen abgeleitet, richtig?

Du hast einen Hinstrom und einen Rückstrom. Der Hinstrom fließt über 
eine Leiterbahn zum "Empfänger" hin und der Rückstrom fließt über die 
Massefläche zum "Treiber" zurück. Hin- und Rückstrom spannen eine 
Stromschleifenfläche auf. Je kleiner diese Fläche ist, um so kleiner ist 
die resultierende Induktivität dieser Anordnung.

Ein HF-Strom versucht jetzt immer in einer Anordnung zu fließen, bei der 
sich eine möglichst niedrige Gesamtinduktivität ergibt. Deswegen 
versucht auf einer Leiterplatte mit durchgehender Massefläche der 
Masserückstrom immer direkt unter der entsprechenden Leiterbahn in der 
Massefläche zurückzufließen. -> Proximity Effekt.

Interessanterweise ist der Proximity Effekt bei doppelseitigen Platinen 
nur recht schwach ausgeprägt. Man sollte in kritischen Anwendungen also 
möglichst Vierlagenplatinen verwenden oder sogar Platinen mit noch mehr 
Ebenen. Je geringer der Abstand von Leiterbahn zu Massefläche um so 
besser.

Ein anderer Schwachpunkt, der den Proximity Effekt stark behindert, ist 
der Chip selbst. Dort muß das Signal über die Bonddrähte zum Die und 
zurück zur Platine fließen. Dort ist keine nahegelegene Massefläche 
verfügbar und dort steigt die Induktivität unweigerlich kräftig an. Mit 
einem globigen DIL-40 Gehäuse aus der Steinzeit kann man gute gemischt 
analoge digitale Schaltungen deshalb kaum aufbauen. Man braucht dafür 
sehr kleine Chips, die dicht über der Platine liegen und möglichst viele 
Vcc- und Gnd-Pins haben. TQFP-Gehäuse sind da recht gut.

von Full W. (realjey)


Lesenswert?

Wow, Danke für die ausführliche Erklärung. Der AD9826 ist aber schon ein 
globiges Teil (SSOP-28), im Vergleich zu TQFP.

Kai Klaas schrieb:
> Während der Wandlung sollten einfach möglichst wenige digitale Gatter in
> deinem FPGA oder in anderen Schaltungsteilen "toggeln".

Das ist aber doch eigendlich unmöglich zu gewährleisten. Der FPGA 
generiert sowohl die Clocks für den Sensor als auch für den ADC. Da ich 
kontinuierlich Messe, sind diese Gatter also ständig aktiv. Desweiteren 
"captured" der FPGA die Daten und schickt sie per Ethernet an den PC. 
Das Teil "toggelt" also die ganze Zeit.

Die SPI-Signale selbst, sind aber wie gesagt nur im Einschaltmoment 
aktiv.

von Kai K. (klaas)


Lesenswert?

>Der AD9826 ist aber schon ein globiges Teil (SSOP-28), im Vergleich zu >TQFP.

Die Hersteller haben aber letztlich ein Gehäuse gewählt, womit man das 
Teil zum Laufen bringen kann.

>Das ist aber doch eigendlich unmöglich zu gewährleisten.

Also ich schalte meinen µC während der Wandlung gerne in einen 
Sleep-Modus.

>Das Teil "toggelt" also die ganze Zeit.

Dann solltest du die digitalen Signale konsequent über Serienwiderstände 
zum ADC führen, vielleicht sogar mit größeren Werten als 100R. Kannst du 
ja im Hinterkopf behalten, falls die Störungen zu groß sind...

von Kai K. (klaas)


Lesenswert?

Mir ist noch etwas aufgefallen:

Die digitale Spannungsversorgung des AD9826 könntest du auch aus der 
analogen Spannungsversorgung gewinnen. Führe Pin 5 des AD9826 einfach 
über ein Pi-Filter die analoge Versorgungsspannung zu.

Dann spricht nichts dagegen, den 573 von der Spannungsversorgung des 
digitalen Rests der Schaltung mitzuversorgen, natürlich auch wieder mit 
PI-Filter isoliert.

Die dir von Würth empfohlenen Ferrite sind erste Sahne, auch ich 
verwende diese oft. In Verbindung mit keramischen High-Caps würde ich 
aber noch einen 1R 0603 in Serie schalten. Wenn du Tantals verwendest, 
kannst du darauf verzichten.

Da du dein Layout wohl vier mal nebeneinander anordnen wirst, kannst du 
auch nur einen LDO für die Speisung aller AD9826 verwenden. Natürlich 
dann eine stärkere Version für den LDO. Du ordnest dann einfach an jedem 
Versorgungsspannungs-Pin der AD9826 ein PI-Filter an, dann spielt die 
Länge der Zuleitung überhaupt keine Rolle.

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Hallo Kai,

du hast recht, ich habe jetzt für jeden der 4 ADCs sowohl einen LDO für 
AVDD und einen für DVDD. Das Layout ist schon draussen, also Änderungen 
nur beim Redesign. Wäre natürlich schön, weniger LDOs zu verbauen, werde 
ich berücksichtigen wenn die Karte erstmal zufriedenstellend läuft.

Das mit den PI-Filtern muss ich jetzt erst einmal austesten. Ich habe 
diese nicht explizit ausgerechnet (keine Zeit gehabt), nur Dummie-Pads 
vorgesehen. Bevor ich das weiter verfolge, möchte ich erst einmal sehen, 
wie diese sich in der Realität verhalten.

Kai Klaas schrieb:
> Die dir von Würth empfohlenen Ferrite sind erste Sahne, auch ich
> verwende diese oft. In Verbindung mit keramischen High-Caps würde ich
> aber noch einen 1R 0603 in Serie schalten. Wenn du Tantals verwendest,
> kannst du darauf verzichten.

Im habe 10µ-Tantal -> Ferrit -> 0.1µ-Keramik zzt vorgesehen. Mit dem R 
werde ich aber testen.

Ich habe noch einmal eine Frage zur Serienterminierung. Ich habe mir 
jetzt mal http://www.mikrocontroller.net/articles/Wellenwiderstand 
durchgelesen.

Mir ist jetzt nicht ganz klar ob ich das richtig gemacht habe.

1)"Die Terminierungswiderstände müssen möglichst am Ende der Leitung 
plaziert >werden."

Ich hatte dich genau anders verstanden. Am Ende der Leitung würde am ADC 
bedeuten. Dies wäre ja dein keine Terminierung mehr, sondern eine 
Filterung (RC-Tiefpass).

2)Serienterminierung
"Datensignale können meist problemlos mit Serienterminierung betrieben 
werden. Taktsignale dürfen nur bei Punkt zu Punkt Verbindungen mit 
Serienterminierung betrieben werden (ein Sender und nur ein Empfänger). 
Anderenfalls kann es zu Fehlfunktionen kommen, da ein Takteingang, 
welcher in der Mitte der Leitung sitzt für ein paar Nanosekunden eine 
Spannung am Eingang anliegen hat die etwa VCC/2 entspricht. Das ist aber 
genau die Schaltschwelle von CMOS-ICs. Kleinste eingekoppelte Störungen 
können nun dafür sorgen, daß der Takteingang mehrere Flanken "sieht", wo 
eigentlich nur eine sein sollte."

Hier sehe ich ein Problem, da ich keine 1-zu-1 Verbindung habe. CDSCLK2 
und ADCCLK werden von einer Quelle (FPGA) an 4 ADCs geführt. Sollte ich 
besser auf AC-Terminierung umsteigen?

3)"Im Idealfall sind die Leitungen mit einer Impedanz von 50 oder 75Ω 
layoutet"

Hm den Platz hätte ich zmd für CDSCLK2 und ADCCLK wohl gehabt. Habe ich 
mich aber nicht dran gehalten.

4) Noch einmal kurz zu meinem Aufbau. Der FPGA sitzt auf einem anderen 
Board welches mit dem Sensorboard über Flachbandkabel verbunden ist. Die 
Leitungslänge zwischen FPGA und ADCs ist ca. 15cm wobei die 
Flachbandkabel 9cm lang sind.

"Idealerweise sollte man bei Flachbandkabeln jede 2. Ader auf Masse 
legen und auf BEIDEN Seiten der Verbindung am Stecker mit der Masse der 
Platine verbunden werden."

Daran habe ich mich gehalten!

Ich habe das mit der Terminierung aber anders gemacht. Ich habe keine 
Terminierungswiderstände am FPGA sondern habe die Taktsignale CDSCLK2 
und ADCCLK (5MHz) ersteinmal über die Flachbandkabel gepeitscht. Hier 
habe ich sie durch 3-state bus treiber "aufbereitet". Davor und danach 
habe ich jeweils Serienwiderstände zur Terminierung geschaltet. (siehe 
Anhang).

Ist das so O.K. oder habe ich hier jetzt explizit etwas falsch gemacht?

von Kai K. (klaas)


Lesenswert?

>Im habe 10µ-Tantal -> Ferrit -> 0.1µ-Keramik zzt vorgesehen. Mit dem R
>werde ich aber testen.

100n ist zu klein. Da sollte etwas im µF-Bereich sein.

Denke daran, ein Pi-Filter sitzt immer als Ganzes bei einem Pin. Also 
C-L-R-C direkt beim Pin. Machst du die Cs groß genug, also im 
µF-Bereich, spielen die Zuleitungsinduktivitäten der Leiterbahnen zu den 
PI-Filtern praktisch keine Rolle mehr. Es kommt also nicht zu den 
gefürchteten Sekundärresonanzen. Der ge-pi-filterte Pin ist 
schaltungstechnisch "tot" und verursacht praktisch gar keine Störungen 
mehr, weder auf der Versorgungsspannung, noch auf der Masse.

>Hier sehe ich ein Problem, da ich keine 1-zu-1 Verbindung habe. CDSCLK2
>und ADCCLK werden von einer Quelle (FPGA) an 4 ADCs geführt. Sollte ich
>besser auf AC-Terminierung umsteigen?

Dann mach die Widerstände an die Eingänge, jeweils 100...470R.

>4) Noch einmal kurz zu meinem Aufbau. Der FPGA sitzt auf einem anderen
>Board welches mit dem Sensorboard über Flachbandkabel verbunden ist.

Nicht gut. Dann erzeugst du großes Masserauschen zwischen den 
AD9826-Massen und der digitalen Masse der Restschaltung.

>"Idealerweise sollte man bei Flachbandkabeln jede 2. Ader auf Masse
>legen und auf BEIDEN Seiten der Verbindung am Stecker mit der Masse der
>Platine verbunden werden."
>
>Daran habe ich mich gehalten!

Besser als nichts, aber immer furchtbar viel schlimmer als eine 
durchgehende Massefläche.

>Ich habe das mit der Terminierung aber anders gemacht. Ich habe keine
>Terminierungswiderstände am FPGA sondern habe die Taktsignale CDSCLK2
>und ADCCLK (5MHz) ersteinmal über die Flachbandkabel gepeitscht. Hier
>habe ich sie durch 3-state bus treiber "aufbereitet". Davor und danach
>habe ich jeweils Serienwiderstände zur Terminierung geschaltet. (siehe
>Anhang).

Dann könntest du es auch anders machen: Mach direkt am Ausgang des FPGA, 
also bevor es in die Flachbandkabel geht, RC-Glieder, mit denen du die 
Flanken verschleifst und die Bandbreite begrenzt. Auf der Empfängerseite 
kannst die die Flanken mit Schmitt-Triggern wieder aufsteilen.

Das funktioniert aber nur, wenn das Timing unkritisch im Hinblick auf 
zusätzliche ungleichmäßige Gatterlaufzeitverzögerungen und Jitter ist. 
Das kann ich hier aber mit einer Ferndiagnose unmöglich einschätzen.

Solche Schaltungen mit schnellen ADCs und FPGAs schreien förmlich nach 
einer durchgehnden Massefläche. Da sind Flachbandkabel keine gute Idee.

von Full W. (realjey)


Lesenswert?

Kai Klaas schrieb:
> Nicht gut. Dann erzeugst du großes Masserauschen zwischen den
> AD9826-Massen und der digitalen Masse der Restschaltung.

Damn, dann habe ich wirklich ein Problem. Den FPGA mit auf das 
Sensorboard zu packen ist definitiv nicht möglich, dafür ist das Gehäuse 
zu klein, die Platine ist am Anschlag. Ich hätte noch die Möglichkeit, 
die ADCs nicht auf das Sensorboard sondern mit auf das FPGA-Board zu 
setzen, da wäre noch Platz. Allerdings müsste ich dann die analogen 
Sensor-Signale über Flachbandkabel bis zu dem Board führen, was es 
wahrscheinlich nicht besser macht oder? Ausserdem sitzen auf dem 
FPGA-Board noch nen µC, der PHY und zwei analoge Peltier-Regelstrecken. 
Was meinst du?

Kai Klaas schrieb:
> Dann könntest du es auch anders machen: Mach direkt am Ausgang des FPGA,
> also bevor es in die Flachbandkabel geht, RC-Glieder, mit denen du die
> Flanken verschleifst und die Bandbreite begrenzt. Auf der Empfängerseite
> kannst die die Flanken mit Schmitt-Triggern wieder aufsteilen.
>
> Das funktioniert aber nur, wenn das Timing unkritisch im Hinblick auf
> zusätzliche ungleichmäßige Gatterlaufzeitverzögerungen und Jitter ist.
> Das kann ich hier aber mit einer Ferndiagnose unmöglich einschätzen.

Da bin ich ehrlich gesagt auch überfragt. Es stammen zwar viele 
Codeblöcke von mir (Sensor-Ansteuerung, ADC-clock-Generierung, Daten 
capturen), welche auch funktioniern, allerdings ist die ganze 
Ethernetansteuerung nicht von mir und ich peile auch den Code dafür 
nicht :)

von Kai K. (klaas)


Lesenswert?

>Damn, dann habe ich wirklich ein Problem.

Ganz locker. Nur weil es ungeschickt ist, heißt ja nicht, daß es gar 
nicht funktionieren wird. Probiere es einfach mal aus...

von Full W. (realjey)


Lesenswert?

First of All:
Wenn du kein Bock mehr hast, kann ich das verstehen. Also einfach nicht 
mehr antworten, wenns dir langt :)
Danke für die viele Hilfe, das Forum hier ist genial, ich glaube ich hab 
noch nie soviel Unterstützung in annonymer Form bekommen...

Kai Klaas schrieb:
> 100n ist zu klein. Da sollte etwas im µF-Bereich sein.
>
> Denke daran, ein Pi-Filter sitzt immer als Ganzes bei einem Pin. Also
> C-L-R-C direkt beim Pin. Machst du die Cs groß genug, also im
> µF-Bereich, spielen die Zuleitungsinduktivitäten der Leiterbahnen zu den
> PI-Filtern praktisch keine Rolle mehr. Es kommt also nicht zu den
> gefürchteten Sekundärresonanzen. Der ge-pi-filterte Pin ist
> schaltungstechnisch "tot" und verursacht praktisch gar keine Störungen
> mehr, weder auf der Versorgungsspannung, noch auf der Masse.

Habe jetzt getauscht zu 4.7µ.

Wenn du schreibst direkt am Pin, bedeutet das, das ich eigendlich pro 
ADC DREI pi-Filter vorsehen muss? (für AVDD-Pin18, AVDD-Pin28, 
DVDD-Pin5)

Nochmal kurz: Sollte ich weiterhin Probleme mit dem Board haben, was 
hälst du von einer Lösung bei der die ADCs auf dem FPGA-Board sitzen und 
die 4 analogen Pixeloutputs über das FBK an dieses Board geführt werden?

von Kai K. (klaas)


Lesenswert?

>Wenn du schreibst direkt am Pin, bedeutet das, das ich eigendlich pro
>ADC DREI pi-Filter vorsehen muss? (für AVDD-Pin18, AVDD-Pin28,
>DVDD-Pin5)

Ja, in der Theorie. Aber in der Praxis macht man natürlich nur das, was 
wirklich nötig ist. Da du das aber vorher nicht weißt, solltest du am 
Anfang mal das volle Programm im Layout vorsehen. Bauteile weglassen und 
das Layout vereinfachen, kannst du dann später immer noch.

>Nochmal kurz: Sollte ich weiterhin Probleme mit dem Board haben, was
>hälst du von einer Lösung bei der die ADCs auf dem FPGA-Board sitzen und
>die 4 analogen Pixeloutputs über das FBK an dieses Board geführt werden?

Das kann man so nicht sagen. Das hängt immer auch davon ab, ob und wo 
sich die verschiedenen Massen noch einmal sehen. Du mußt dir einfach 
klar machen, daß über die empfindliche analoge Masse beim AD9826 später 
keine fiesen Ströme mehr fließen dürfen. Und das hängt ja auch ganz 
entscheidend davon ab, welche Masseverbindungen deine Pixeloutputs sonst 
noch haben. Diese Fragen müßte man ganz am Anfang klären, weit bevor du 
anfängst zu routen. Ich beginne meine Schaltungsentwicklungen immer mit 
einem gedanklichen CE-Test. Z.B. Mit der Frage: "Was passiert, wenn ich 
dort ESD habe? Wo fließen dann die Ströme?"

Richtig ist auf jeden Fall, jeden AD9826 vom digitalen Rest der 
Schaltung mit einem 573 zu isolieren. Das ist schon mal die halbe Miete, 
wenn da ein schneller FPGA im Hintergrund digital herumbrüllt...

von Full W. (realjey)


Angehängte Dateien:

Lesenswert?

Nochmal zur symmetrischen Signalführung an den ADC.

Habe von AD in diesem Dokument
http://www.analog.com/library/analogDialogue/archives/39-06/Chapter%206%20Interfacing%20to%20Data%20Converters%20F.pdf
die Schaltung im Anhang gefunden.

Entspricht das euren Vorstellungen einer symmetrischen 
ADC-Signalstrecke?

von Falk B. (falk)


Lesenswert?

Mensch, nun übertreibs doch mal nicht! Der Rest der Welt nutzt diesen 
ADC erfolgreich ohne das ganze Gezeter.

von Full W. (realjey)


Lesenswert?

Hallo Falk,

ich bisher eben nicht :/ Also mein erstes Layout hatte Störungen auf dem 
Analogteil, und zwar in dem Maße das die Messungen unbrauchbar waren.

Das ich hier eventuell übertreibe, liegt nur daran, das ich mich noch 
rel. frisch im Gewerbe bewege (also keine Erfahrung habe) und es 
unbedingt diesmal richtig machen möchte :)
Also sorry wenn es so rüberkommt, als ob ich nen zu großen Aufwand bei 
einer für Profis leichten "Standart"-Schaltung mache. Es ist eben so, 
das mir nicht ganz klar ist, ab wann es zuviel des Guten ist und was 
definitiv notwendig ist.

Ausserdem kam die Idee mit der symmetrischen Signalführung Sensor->ADC 
doch von euch. Ich habe es als Must-Have bei 16bit verstanden, oder 
liege ich falsch?!

von Falk B. (falk)


Lesenswert?

@  full well (realjey)

>ich bisher eben nicht :/ Also mein erstes Layout hatte Störungen auf dem
>Analogteil, und zwar in dem Maße das die Messungen unbrauchbar waren.

Passiert.

>unbedingt diesmal richtig machen möchte :)

Das wirst du aber nicht, indem du ein akademisches Monster aufbaust. 
Lernen ist ein iterativer Prozess, da muss man manchmal ein paar 
Schleifen drehen. Wenn man zuviel auf einmal will, wird das nichts.

>Ausserdem kam die Idee mit der symmetrischen Signalführung Sensor->ADC
>doch von euch. Ich habe es als Must-Have bei 16bit verstanden, oder
>liege ich falsch?!

Kann man nicht allgemein sagen, wenn gleich differentielle Signalführung 
schon sehr hilft. Aber dein ADC ist nicht differentiell. Und um den 
Fehler einzugrenzen, muss man verschiedene Test machen. Sonst optimierst 
du an der falschen Stelle.

von Kai K. (klaas)


Lesenswert?

>Ausserdem kam die Idee mit der symmetrischen Signalführung Sensor->ADC
>doch von euch. Ich habe es als Must-Have bei 16bit verstanden, oder
>liege ich falsch?!

Das habe ich zu einem Zeitpunkt in die Diskussion gebracht, als wir 
deine Schaltung noch garnicht kannten. Auch jetzt kennen wir nur einen 
Bruchteil deiner Schaltung...

Das mit den symmetrischen Eingängen ist auf Seite 13 von diesem 
Datenblatt ist ein bißchen erklärt:

http://www.analog.com/static/imported-files/data_sheets/AD7683.pdf

>Das ich hier eventuell übertreibe, liegt nur daran, das ich mich noch
>rel. frisch im Gewerbe bewege (also keine Erfahrung habe) und es
>unbedingt diesmal richtig machen möchte :)

Deswegen mußt du das Ganze trotzdem aufbauen und testen. Einen direkten 
Weg von der Theorie zum perfekten Layout gibt es nicht...

von Full W. (realjey)


Lesenswert?

Moin Leute,

gestern kam mein Sensorboard aus der Bestückung.

1) Die extremen Schwebungen sind Geschichte, juhu!
2) Bei einer konstanten Eingangsspannung von 2.5V (Referenzdiode) und 
einem angelegten Offset (über digitales Poti) von 1.2V sind die 
errechneten digits
((2.5V-1.2V)*2^16)/4V=ca. 21000 counts. Mein ADC spuckt nun zwischen 
20990 und 21010 counts aus. Also eine Schwankung von ca. 20counts. Das 
ist doch für 16bit ein guter Wert oder? Vorallem weil ich nicht genau 
weiss wie genau mein Offset und meine Referenzdiode tatsächlich ist.
3) Noch nicht getestet ist die Spannungsversorgung von Analog und 
Digital über den gleichen LDO, kommt morgen.

Ich verneige mein Haupt vor Kai und Falk, vorallem Kai du hast mir 
wirklich extrem geholfen! DANKE! War total unter Druck, Chefchen hat 
ganz schön gestresst. Der Moment der Inbetriebnahme des Boards war so 
spannend, das ich ihn glaube ich die nächsten Jahre nicht vergessen 
werde :)

MFG
fullwell

von Kai K. (klaas)


Lesenswert?

>1) Die extremen Schwebungen sind Geschichte, juhu!

Glückwunsch!

>Vorallem weil ich nicht genau weiss wie genau mein Offset und meine 
>Referenzdiode tatsächlich ist.

Referenzen können ein beachtliches Rauschen mitbringen. Der MCP1541, den 
ich gerne bei µC mit 10bit-ADCs einsetze, rauscht immerhin mit 700µVpp!

von Kevin K. (nemon) Benutzerseite


Lesenswert?

Kai sollte Schulungen anbieten ;)

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.