Muss man Pin-Signale immer bis zur Tol-Level Instanz durchfädeln?

Lothar Miller schrieb:
>...rumfroschen...
>...vom untersten Sumpf...
Quak! Quak!
Gestern nacht sind sie rausgekommen. :-)

@  Micha (Gast)

Das ist ja eben der Witz. Du hast die Möglichkeit entweder eine 
gestaffelte bzw. hierarchische Struktur zu erstellen, bei der eben 
gewisse innere Signale nach aussen nicht sichtbar sein müssen oder eine 
flache Struktur bei der alles nach aussen sichtbar ist (oder sein kann) 
oder Du musst die Signale durch alle Instanzen nach oben durchreichen.

Zugegeben, das ist beim debuggen etwas mühsam, lässt sich aber mit 
CopyNPaste der Port-Liste doch recht schnell erledigen.

etwas off-topic, da es nicht direkt mit Pins zur Aussenwelt zu tun hat:
Im weiteren Verlauf der Bastelei am selben Projekt wollte ich zwischen 
zwei Sub-Modulen einen 8 Bit breiten Bus durchreichen. Der heisst in den 
Portlisten beider Module identisch DataX. Der Compiler hat das auch 
übersetzt ohne (mehr als üblich) zu meckern. Allerdings war dann nachher 
bloss eine Leitung durchverbunden, nämlich das LSB. Bei genauerem 
Nachsehen in den Warnungen gab es so was wie "implicit wiring 
blablabla".
Nachdem ich dann im Top Level Modul den Bus explizit definiert hatte:

wire [7:0] DataX;

ging es dann. Ich glaub mit Verilog muss man sich wirlich sehr sehr 
vorsehen, das ist fast so wie früher bei Basic, wo man Variablen nicht 
explizit definieren musste...

Gegen vergessene Deklarationen oder Tippfehler in der Portmap hilft
bei Verilog:

`default_nettype none

Das ist eine sehr gute Sache! Werd ich mir umgehend angewöhnen. Wenn ich 
ab und zu kleinere Sachen mit VBA programmiere hab ich mir dort auch 
angewöhnt, als erstes OPTION EXPLICIT zu schreiben. So ne Zwangsjacke 
hat manchmal auch ihre guten Seiten.
In dem Lehrbuch, anhand dessen ich Verilog lerne ist dieses Feature 
leider nicht beschrieben (oder ich habs noch nicht gefunden).