VHDL Coolrunner Delay line wird wegoptimiert trotz keep

[TickTack (Gast)]

Ich versuche gerade, eigentlich nur um mal kurz was zu testen, eine 
Verzögerungskette in einem Coolrunner zu realisieren.

Natürlich verwende ich das Keep-Attribute um Xilinx-ISE (WebPack 14.3) 
davon abzuhalten seinem Drang "zur reinen Logik" zu folgen ;-) aber das 
klappt nicht. Auch die Variante mit String und "true" geht nicht.

----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Delay is
  port (
    input  : in std_logic := '0';
    taps  : out std_logic_vector (15 downto 0)
  );
end Delay;

architecture Behavioral of Delay is
  signal chain  : std_logic_vector(15 downto 0);
  attribute KEEP : boolean; 
  attribute KEEP of chain : signal is true; 
begin

  process (chain, input)
  begin
    chain <= chain (14 downto 0) & input;
    taps <= chain;
  end process;

end Behavioral;

Hoffentlich liest Lothar das.

[Olga (Gast)]

Da wird gar nichts wegopimiert. Du hast keinerlei Logik in deiner 
"Chain" die wegoptimiert werden könnte!

[freiberuflicher FPGA Experte (Gast)]

Da fehlt der Takt!

Das passt wieder herrlich zu dem hier:
Beitrag "Chancen Freiberufler FPGA/CPLD"

[TickTack (Gast)]

@ Olga

>Du hast keinerlei Logik in deiner "Chain" die wegoptimiert werden könnte!
Es ist nich immer "Logik" die wegopimiert wird.

@ freiberuflicher FPGA
>Da fehlt der Takt!

So? Meinst Du? Aha.

Für weitere Antworten wäre ich sehr dankbar.

[Bürovorsteher (Gast)]

So was komisches habe ich noch nie gesehen.
Klärt mich bitte auf!

[bko (Gast)]

Schau und lern bei Lothar:
http://www.lothar-miller.de/s9y/categories/29-Ringoszillator

mmmh: ohne reset wirft ise alles weg...

  attribute KEEP : string; 
  attribute KEEP of chain : signal is "true"; 
begin

  chain <= chain (14 downto 0) & not(input)  when reset='0' else (others=>'0');
  
  process ( chain)
  begin
    
    taps <= chain(15);

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

bko schrieb:
> mmmh: ohne reset wirft ise alles weg...
Weil ohne Reset keine Logikzellen beteiligt sind, sondern nur Routing. 
Und weil die Synthese Routing mit Laufzeit =0 annimmt, wird alles 
wegoptimiert und parallel verdrahtet. Erst mit dem Reset werden 
Logikzellen eingebaut (als Latches, weil kein Takt beteiligt ist).

TickTack schrieb:

 process (chain, input) 
   begin 
     chain <= chain (14 downto 0) & input; 
     taps <= chain; 
   end process;

Wofür braucht man hier einen Prozess?

Das ist nutzlos, weil Eingänge sowieso nicht speichernd sind:

    input  : in std_logic := '0';

[TickTack (Gast)]

@  bko

Danke auch für Deine Antwort. Aber ich kann die Invertierung am Eingang 
nicht gebrauchen.

@ Lothar Miller

Erstmal herzlichen Dank für Deine Antwort, Lothar.

Ich hoffe ich kriege das linke Bild von Dir selbst hin. Ich werde mal 
den Reset hinzufügen.

>Wofür braucht man hier einen Prozess?

Ganz recht. Ich war auch der Meinung, man bräuchte hier keinen. Das habe 
ich hingeschrieben, als es nicht ging.

>Das ist nutzlos, weil Eingänge sowieso nicht speichernd sind:
>     input  : in std_logic := '0';

Sozusagen vorauseilender Gehorsam, weil in der Vergangenheit, ISE bei 
den verschiedensten Gelegenheiten über fehlende Initialiserung "klagte".

[TickTack (Gast)]

@ Lothar Miller

Was steht man doch manchmal auf der Leitung.
Jetzt geht's. Vielen Dank für's an der Leitung ruckeln, Lothar. :-))))))

[Bürovorsteher (Gast)]

> Schau und lern bei Lothar:

Von Lothar lernen heißt siegen lernen!