xilinx Startup Options JTAG test

Gehts auch etwas weniger kryptisch und ohne Bingo?

pks schrieb:
> Gehts auch etwas weniger kryptisch und ohne Bingo?

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The following Startup options apply to the Generate Programming File process for FPGA devices.

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•   FPGA Start-Up Clock

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Specifies the signal that will be used to clock the startup sequence at the end of the FPGA configuration process.

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Select a clock option in the drop-down list. 

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o   CCLK

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Synchronizes the startup sequence to the FPGA Configuration Clock (CCLK). CCLK is internally generated if the FPGA is set for a Master configuration mode; CCLK is an input if the FPGA is set for a Slave configuration mode. This option should be set unless the device will be configured through Boundary Scan (JTAG). Note that when generating a configuration file that will be stored on a configuration PROM, the Start-Up clock should be set for CCLK (even though the PROM itself may be programmed through JTAG).

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o   User Clock

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Synchronizes the startup sequence to a user-defined signal connected to the CLK pin of the STARTUP primitive, which must be instantiated in the user design. Select this option when providing a startup clock to the FPGA other than CCLK or the JTAG clock (this setup is rarely used).

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o   JTAG Clock

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Synchronizes to the JTAG Test Clock (TCK). This clock sequences the TAP controller which provides the control logic for JTAG. Select this option when configuring the FPGA using JTAG. Note that an FPGA that is configured from a PROM should not use this option, use CCLK instead.

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By default, this property is set to CCLK.

So steht das in dem Link da, was ist daran so schwer zu verstehen?


Gruss Holger.

Holger schrieb:
> xilinx Startup Options JTAG test
> Link für Startup Options.
> http://www.xilinx.com/itp/xilinx10/isehelp/pp_db_startup_options.htm
>
> Man macht sich ein manuelles Testdesign,
> macht also die JTAG Clock zur Master-Clock des FPGA.
> Via Properties Project Einstellung, usw.
>
> Einstellung am Project wird nicht verändert.
> Bingo>.
> Dann brennt man damit das ext. ROM und wundert sich, dass
> Das FPGA nach dem Power-Up nicht geht, da die Clock,
> die ja Extern dran ist nicht das FPGA taktet.
> Da mit der manuellen Testeinstellung der Clock-Port jetz
> Umgeleitet ist. UCF File legt ja das Clock-Master-Port fest.
> Bingo> ,,,,????
> Link:
> Beitrag "Problem mit Artix 7"
> Kann das so ein Fall sein?
>
> Gruss Holger.

Ist ein bißchen wir dargestellt, in den startup-options wird nicht der 
Master-clock sondern der StartUpclock ausgewählt, also das signal das 
nach dem laden des konfigfiles die startup-FSM treibt. die starup-fsm 
setzt das done bin lässt alle FF starten etc. danach hat die 
startupclock nichts mehr zu tun.
Das das DONE-Pin kommt spricht eher dafür das das STARTUP anläuft, also 
ein Takt vorhanden ist. Um das genau zu entscheiden, müsste man wissen, 
in welcher Startup-phase das DONE Pin aktiviert wird. Das lässt sich 
alles anhand der Bitgen Optionen klären bzw. korigieren, auf die bereits 
verwiesen wurde:

Siehe
http://www.xilinx.com/support/documentation/sw_man...
S.225 - 247

MfG

o   JTAG Clock
Synchronizes to the JTAG Test Clock (TCK). This clock sequences the TAP 
controller which provides the control logic for JTAG. Select this option 
when configuring the FPGA using JTAG.
Note that an FPGA that is configured from a "PROM should not use this 
option, use CCLK instead.

Fazit:  JATAG-Clock zum Master-Clock gemacht worden.
Wenn man nun am JTAG-CLK-Pin einen Takt anlegt geht der FPGA nach diesem
Takt.
So einfach ist das.

Holger schrieb:
> o   JTAG Clock
> Synchronizes to the JTAG Test Clock (TCK). This clock sequences the TAP
> controller which provides the control logic for JTAG. Select this option
> when configuring the FPGA using JTAG.
> Note that an FPGA that is configured from a "PROM should not use this
> option, use CCLK instead.
>
> Fazit:  JATAG-Clock zum Master-Clock gemacht worden.
> Wenn man nun am JTAG-CLK-Pin einen Takt anlegt geht der FPGA nach diesem
> Takt.
> So einfach ist das.

Nein, nicht Master Clock sondern konfiguration-clock. Wenn aber der TO 
schildert das das DONE-Signal kommt, muss eine Konfiguration 
stattgefunden haben und also ein Konfigurationsclock anliegen.

Andere Fallstricke für Series-7 FPGA's sind in der UG470 beschrieben:
http://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf

MfG,

Danke für die Antwort !
Das ist halt nicht so einfach, und für jeden gleich zu verstehen.
Fazit#1:
Aber die Warnung da in dem pdf Dokument,
ist nicht umsonst da so geschrieben. (not to do so ).
-Da klingen bei mir immer die Alarm-Glocken.
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#
Ich denke so kann man das Step-Modell aufzeichnen.

Fpga Kuechle schrieb:
> Das das DONE-Pin kommt spricht eher dafür das das STARTUP anläuft, also
> ein Takt vorhanden ist. Um das genau zu entscheiden, müsste man wissen,
> in welcher Startup-phase das DONE Pin aktiviert wird.

Genau das ist der Knack-Punkt. #(01)

Zur Sicherheit sollte man auch noch das Plattform-Kabel komplett 
entfernen.

Und dann den Power-Up machen.
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Und somit in dieser Phase(#1) mal sehen was der DONE PIN jetzt so macht.

Danach würde ich das mal step by step ausprobieren.

Zur Sicherheit sollte man auch das Plattform-Kabel ganz entfernen.
Falls doch noch ein Takt da aus dem Plattform-Kabel kommt.
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Gruss Holger.