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Signalle in der Testbench
Gast
#3600382
Liebe Kollegen! Ich habe ein Design mit 3 Entities. Die Testbench hat nur das Top Design mit den 3 Entities. Kann ich die Signale zwischen den Entities auch verwenden? Ich würde sie gerne auslesen und in ein File schreiben. (wie das geht weis ich) DANKE Gerhard Die Testbench bewackelt das Top Entities. Alle VHDL files inklusive der Tesbench gehen durch einen Simulator. Im Simulator kannst du auch die internen Signal anschauen. Die Simulatoren habe alle eine Darstellung als Taktdiagramm. Da brachst du nicht in ein File schreiben.
Gast
#3600453
In der Simulation sehe ich sie. Leider müsste ich die Daten vergleichen (Matlab). Deshalb möchte ich sie in ein File schreiben und in Matlab einlesen. Mein Problem ist, dass ich nicht weis wie ich an die Signale (im Testbench Code) komme.
Gast
#3600620
Hi! Ich habs so gemacht: https://www.mail-archive.com/ghdl-discuss@gna.org/msg01287.html lass das assert weg, dann funktioniert es. Bussi Sandy Gerhard schrieb: > In der Simulation sehe ich sie. Leider müsste ich die Daten vergleichen > (Matlab). Deshalb möchte ich sie in ein File schreiben und in Matlab > einlesen. > > Mein Problem ist, dass ich nicht weis wie ich an die Signale (im > Testbench Code) komme. Weg 1: Du kannst meinen Code im Beitrag Beitrag "Datei beschreiben innerhlab einer TB" auch in einer untergeordneten architecture einbauen. Weg 2: Oder du lässt die Simulation in VCD file speichern. Dann musst dich in dem Aufbau einer VCD Datei einarbeiten und ein Interface für Matlab schreiben.
Gast
#3601368
Wenn Du Simulink hast, kannst Du mit MATLAB doch in the loop simulieren. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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