Signalle in der Testbench

[Gerhard (Gast)]

Liebe Kollegen!

Ich habe ein Design mit 3 Entities. Die Testbench hat nur das Top Design 
mit den 3 Entities.

Kann ich die Signale zwischen den Entities auch verwenden?
Ich würde sie gerne auslesen und in ein File schreiben.
(wie das geht weis ich)

DANKE
Gerhard

[René D. (Firma: www.dossmatik.de) (dose)]

Die Testbench bewackelt das Top Entities.

Alle VHDL files inklusive der Tesbench gehen durch einen Simulator.

Im Simulator kannst du auch die internen Signal anschauen. Die 
Simulatoren habe alle eine Darstellung als Taktdiagramm. Da brachst du 
nicht in ein File schreiben.

[Gerhard (Gast)]

In der Simulation sehe ich sie. Leider müsste ich die Daten vergleichen 
(Matlab). Deshalb möchte ich sie in ein File schreiben und in Matlab 
einlesen.

Mein Problem ist, dass ich nicht weis wie ich an die Signale (im 
Testbench Code) komme.

[Sandy (Gast)]

Hi!

Ich habs so gemacht:
https://www.mail-archive.com/[e-mail]/msg01287.html

lass das assert weg, dann funktioniert es.

Bussi
Sandy

[René D. (Firma: www.dossmatik.de) (dose)]

Gerhard schrieb:
> In der Simulation sehe ich sie. Leider müsste ich die Daten vergleichen
> (Matlab). Deshalb möchte ich sie in ein File schreiben und in Matlab
> einlesen.
>
> Mein Problem ist, dass ich nicht weis wie ich an die Signale (im
> Testbench Code) komme.

Weg 1:
Du kannst meinen Code im Beitrag
Beitrag "Datei beschreiben innerhlab einer TB"
auch in einer untergeordneten architecture einbauen.

Weg 2:
Oder du lässt die Simulation in VCD file speichern.
Dann musst dich in dem Aufbau einer VCD Datei einarbeiten und ein 
Interface für Matlab schreiben.

[Matlabber (Gast)]

Wenn Du Simulink hast, kannst Du mit MATLAB doch in the loop simulieren.