Guten Tag, ich habe folgende Schaltung, und wundere mich wieso an VF2 11.2V anliegen. Kann mir das jemand erklären? Grüße
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John Drake schrieb: > Das ist einfach 15V minus der für 22mA notwendigen V_GS. Also V1- U_GS (treshhold) ? Aber ich dachte wenn US = UG sperrt der FET, und US hängt ja quasi am widerstand. Wie verhält sich das ganze denn dann?
Nein, in deiner Schaltung ist V_GS etwas größer als V_th, denn bei V_th würden ja noch keine 22mA fließen. Aus deinem weiteren Text vermute ich: Kann es sein, dass du für T1 nicht einen PMOS verwenden solltest? Der würde bei deiner VS2-Spannung sperren und VF2 wäre (ohne Last) nahezu Null.
Huhu, das sind Überlegungen zu einem Ideal Diode Controller, da werden (je nach verschaltung) zwei N-Fet verwendet. Also.... Da die Gate Spannung über der treshold voltage liegt, wird durchgeschaltet. Aber wenn der transistor durchschaltet, ist doch der spannungsabfall von Rdson abhängig. Und dieser ist doch deutlich kleiner, als dass er 3.8V abfällen lassen könnte.... wo ist der denkfehler...
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Na in deiner Schaltung sind die Potentiale an S und G des T1 gleich - nämlich 15V. Damit ist V_DS gleich V_GS! Wäre V_DS (wie in deiner Annahme) klein, wäre T1 gesperrt. Tatsächlich stellt sich ein Arbeitspunkt V_GS = V_DS > V_th ein. Um wie viel größer, hängt vom Drainstrom ab.
Huhu, also die Potentiale D ung G des T1 schätze ich waren gemeint? Also okay, DS und GS sind gleich, das sehe ich ein. Damit ist V_GS = V_DS > V_th, das sehe ich auch ein. Jetzt muss ich schauen (z.B. im diagramm ID vs Vgs), wie groß V_GS sei muss, um um den strom zu schalten. Diese spannung ist aber eigentlich sehr klein bei kleinen strömen. Und dann kann ich sagen: V1-V_GS = VF2 ? Wenn ich jetzt aber die Gatespannung auf z.B. 20 V erhöhe, dann ist V_GS=5V, aber V_DS ein paar mV. Du sagstest: Wäre V_DS (wie in deiner Annahme) klein, wäre T1 gesperrt. Aber T1 ist nicht gesperrt....
Martin Rox schrieb: > Wenn ich jetzt aber die Gatespannung auf z.B. 20 V erhöhe, dann ist > V_GS=5V, aber V_DS ein paar mV. Ja, das sollte klappen. >> Wäre V_DS (wie in deiner Annahme) klein, wäre T1 gesperrt. > Aber T1 ist nicht gesperrt.... Eben, auf diesen Widerspruch wollte ich dich aufmerksam machen.
Deine Treiberspannung für das Gate (VS2) ist unsinnig angeschlossen. FETs werden immer zwischen Gate und Source angesteuert. Also solltest Du mal zum Vergleich diese Spannung heranziehen.
John Drake schrieb: > Das ist einfach 15V minus der für 22mA notwendigen V_GS. Okay, also wenn beide Spannungen 15V sind, dann ist die Ausgangsspannung die Eingangsspannung minus V_GS. Wenn jetzt aber die Gate Spannung um (ich sag mal) 10V größer ist, als die Drain spannung (also 15V zu 20V), Wieso ist die Ausgangsspannung dann die Eingangsspannung minus dem Rdson Spannungsabfall? Wo ist jetzt der Spannungsabfall?
>Wo ist jetzt der Spannungsabfall? Im Abfall. > Gate Spannung um ... größer ist, als die Drain spannung ... Gegenüber wo?? Eine Spannung ist eine Potentialdifferenz. Sie herrscht immer zwischen zwei Punkten. Also zB zischen - Gate und ...? - Drain und ...? oder - dir und mir ;-) Also, immer wichtig: Auf was bezieht sich das? Meistens auf Masse in der Schaltung. Bei FETs muss aber die Spannung zum S betrachtet werden.
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Okay.... Bild a): VF1= 5V, das bedeutet, VF1=VS1-V_GH-V_Rdson Das könnte stimmen, denn V_GH ist bei 10A laut Datenblatt 5V, und V_RDSON ist bei bei 0.5 Ohm auch 5V. Ich weiß zwar noch nicht genau, wieso die V_GH von der Drainspannung abgezogen werden, aber okay. Bild b): VF1= 10V, das bedeutet, VF1=VS3-V_Rdson Aber wieso fällt jetzt nicht mehr die V_GH von der Drainspannung ab, bzw. wieso tat Sie das zuvor?
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Es ist eine simple Reihenschaltung von Widerständen, nur mit dem Unterschied, daß sich die Widerstände der Mosfets über V_GS verändern läßt. Es gibt nicht nur einen RDS(ON). Er ist abhängig von V_GS. In Datenblättern wir er oft bei V_GS @ 10 Volt angegeben, manchmal auch (zusätzlich) bei V_GS 4,5 Volt. Zusätzlich findet man dann auch oft noch ein Diagramm daß den Strom bei einer vorgegeben festen V_DS Spanung in Abhängigkeit von einer variablen V_GS Spanung darstellt. Das ist nicht ganz leicht ineinander zu übersetzen. Vereinfacht kann man sich aber merken: Zwischen Threshold und maximaler V_GS Spannung nimmt der RDS(ON) mit zunehmender Spannung ab, stetig fallend aber nicht linear. Martin Rox schrieb: > Wieso ist die Ausgangsspannung > dann die Eingangsspannung minus dem Rdson Spannungsabfall? Wo ist jetzt > der Spannungsabfall? 1. Siehe Reihenschaltung 2. Ebenfalls siehe Reihenschaltung. Der Ort bleibt also gleich, nur der Wert des Spannungsabfalls verändert sich (sinkt) durch den veränderten RDS(ON)(gesunken), da dieser über die (erhöhte) V_GS geändert wurde.
Huhu, Reihenschaltung? Du meinst die Beiden FET in Reihe? Ich könnte uach den zweiten FET in der Reihe löschen, dieser ist eigentlich irrelevant.... Das Ergebnis wäre das selbe.
Was ist V_GH? Im ersten Bild hatte der Spannungsabfallan T1 nur aus einem Grunde den Betrag von V_GS. Die beiden Spannungsquellen und somit die Spannung am Gate und Drain waren beide 15 Volt. Für T2 traf das schon nicht mehr zu. also vergiß diesen Zusammenhng. Er ist eine Schaltungstechnische Eigenart dieses Beispiels. Entscheidend ist vielmehr folgendes: Source von T2 wird (über Lastiderstand) auf GND gezogen, dadurch liegt auch eine Spannung an V_GS von T2 an was nun zu einem bestimmten RDS und Spanungsabfall an T2 führt. Darüber ergibt sich die Spannung an VF1. Diese ergibt in Relation zur Gatespannung an T1 wiederum eine V_GS und somit wieder einen bestimmten RDS(ON) und Spannungsabfall für T1. Ich schreibe absichtlich mit "bestimmt" im vage gehaltenen Ton, den das ganze ist die statische Sicht. Der Zustand war aber nicht immer so, sondern hat sich eingependelt. Und das ist ein dynamischer Vorgang im Henne-Ei-Stil. Erhöhe ich beispielsweise die Gatespannung beider MOSFETs, so senke ich den RDS(ON) an T2 und somit die Spannung am VF1. Allerdings -erhöhe ich dadurch auch den Strom. Dadurch erhöht sich im ersten Beispiel die Spannung VF2, da der Widerstand R1 bei höherem Strom einen größeren Spannungsabfall hat. Das reduziert wiederum V_GS an T2. Das dämpft den Effekt. -führt eine Senkung der Spannung an VF1 zu einer höheren V_GS an T1, RDS(ON) sinkt, dies dämpft die Spannungssenkung an VF1. Weiterhin dämpft der erhöhte Stromfluß widerum den Effekt an T2. Irgendwann treffen sich die gegenläufigen Effekte und es stellt sich ein neuer Betriebspunkt ein in denen sich die Kräfte ausgleichen. In anderen Schaltungen kann es aber vorkommen das das Ganze lustig vor sich hinschwingt weil die Kräfte nie einen Zeitpunkt finden in dem Sie gleich stark sind und sich neutralisieren oder es eskaliert sogar, weil die Kräfte sich ergänzen oder gar verstärken.
Martin Rox schrieb: > Ich könnte uach den > zweiten FET in der Reihe löschen, dieser ist eigentlich irrelevant.... > Das Ergebnis wäre das selbe. In welchem der drei Schaltpläne? Ursprung, a) oder b)? Da wir Zeitlich aneinander vorbeigeschrieben haben: In meinem letzten Post wird anhand der der Beschreibung der Vorgänge klar das ein Entfernen von T2 mit Sicherheit doch Auswirkungen haben wird.
Also nach deiner Theorie, Drake, ist mir klar wieso da 5V anliegen, aber nach Kaffeetantes theorie nicht.... Obwohl mir immernoch unklar ist, wieso VF1=VS1-V_GH-V_Rdson ist.... oder ist das auch gar nicht korrekt? =)
>hmmm. Und wie würdest du dann das erklären? Auch falls ich mich wiederhole. Die ganzen Zusammenhänge, die von kaffeetante beschrieben wurden, haben als steuernde Grösse immer die (nein nicht die Gatespannung), sondern die Gate-nach-Source-Spannung des FETs. Und diese hast Du in deinen Simulationen und Betrachtungen nirgens herausgeführt! Also: >hmmm. Und wie würdest du dann das erklären? Es fliessen 10A. Und die Gate-Source-Spannung ist bei dir (15-5.0604) = 10Volt. Wenn Du dir jetzt das Datenblatt des IRF510 ansiehst: http://www.vishay.com/docs/91015/sihf510.pdf erkennst Du unter Figure3 auf Seite3, das 10V Ugs nötig sind, um 10A fliessen zu lassen. Ich wage zu behaupten, das wenn Du die Stromquelle IS1 auf 1A stellst, so wird sich Ugs auf 5V einstellen, was aus deinen 5.0604V etwa 10Volt machen wird.. => Sieh dir endlich die wichtigen Grössen an. => Du betreibst den FET in einer unsinnigen Konfiguration. Widerstände von S/E nach Masse machen nur bei Bipolartransistoren Sinn.
Matthias Lipinsky schrieb: > Ich wage zu behaupten, das wenn Du die Stromquelle IS1 auf 1A stellst, > so wird sich Ugs auf 5V einstellen, was aus deinen 5.0604V etwa 10Volt > machen wird.. Yaah. Du bist wohl ein hellseher =) Ja das macht schon sinn, obwohl mir unklar ist, warum das FET so "intelligent" ist und sich auf die nötige Spannung einstellt.... Ich dachte man reguliert das irgendwie mittels Gatespannung. Das ist korrekt, die GS Spannung ist nicht direkt ersichtlich, muss man sich ausrechnen....
>Ich dachte man reguliert das irgendwie mittels Gatespannung. Tut man auch so. Normalerweise. Aber wie ich geschrieben habe, du betreibst den FET in einer eher unsinnigen Konfiguration. Der Widerstand, den du dem FET von Source nach "deiner" Masse aufzwingst, kann man als Stromgegenkopplung betrachten. WIe kaffeetante schon erklärt hat, steigt bei angelegter Ugs solange der Drainstrom, und somit die Spannung über deinem Lastwiderstand, bis dadurch die Ugs soweit verkleinert wurde, das sich das Ganze "die Waage" hält. Bei Bipolartransistoren wird das gezielt genutzt. zB hier: http://www.elektronik-kompendium.de/sites/slt/0204134.htm Bei FETs eher nicht.
Ja der Widerstand sollte eine Last simulieren. Ich glaube die Stromsenke ist da vielleicht besser.... Danke
>Ja der Widerstand sollte eine Last simulieren.
Das ist ja in Ordnung. Deine FET-Beschaltung aber nicht.
Folgende Möglichkeiten:
Wenn Stromfluss nur in eine Richtung, also bei deinem Bild von links
nach rechts, dann nimm nur einen FET (antiseriell wird nur bei
bidirektionalem Stromfluss benötigt).
Wenn Du einen P-FET nimmst, dann S an Batterie links, D an
Lastwiderstand rechts und Gate an Gatetreiber. Verbindest Du jetzt Gate
mit:
Batterie-Plus ist der FET aus, die Last abgeschaltet,
Batterie-Minus gleich Masse, ist der FET an, die Last unter Strom.
Auch hier gilt: Ist Ugs rund Null, ist der FET aus. Ist Ugs > X, ist der
FET an. Wobei wegen P-FET X hier negativ ist.
(Solange keine Grenzwerte überschritten werden, ist das die einfachste
Schaltung)
Alternativ kannst Du auch einen N-FET nehmen. Dann musst du D an
Batterie links, S an Last rechts. Wenn jetzt der FET durchgeschaltet
ist, dann ist die Spannung am D (nach Masse bezogen) etwa genausogross
wie die Spannung am S (wieder nach Masse bezogen). Damit aber dieser
Zustand bleibt, muss die Spannung Ugs grösser X (zB10V) sein. Das heisst
aber, das die Spannung am G gegenüber Masse jetzt 25V sein (bei 15V
Batterie).
Im Einschaltmoment, wenn also der FET gerade noch nicht leitet, darfst
Du aber nicht (diese) direkt 25V von Masse aus an G legen, denn dann
geht der FET wegen zu hoher Ugs kaputt. Aus diesem Grund braucht es eine
sogenannte Floating-Spannung, welche mit ihrem Minuspols am Source
angeschlossen ist. Stichwort Bootstrap(kondensator).
Simuliere es mal.
Ich weiß noch immer nicht was V_GH ist. Martin Rox schrieb: > Ich dachte man reguliert das irgendwie mittels Gatespannung. Da liegt das Verständnisproblem. Es geht nicht um die Gatespannung sondern um V_GS, also die Differenz zwischen Gate und Source. Dadurch daß du die Gatespannung festtackerst, ergibt sich V_GS aus dem aktuellen RDS(on) bzw Spannungsabfall über dem FET welcher zu einer bestimmten Sourcespannung führt. Zum Glück sind die Kräfte gegenläufig, so daß sich ein Betriebspunkt einstellt, so auch im letzten Schaltplan mit der Konstantstromsenke. Reduzierst du den Konstantstrom, wie von Matthias vorgeschlagen, so reduziert sich bei gegebenem RDS(ON) der Spannungsabfall über dem Mosfet. Dadurch sinkt V_GS, da die Spannung an Drain und Gate stabil bleiben und sich durch den kleineren Spannungsabfall über dem Mosfet nur die Sourcespannung erhöht. Dadurch steigt der RDS(ON) und somit der Spannungsabfall über dem Mosfet wieder etwas, bis sich beide Effekte (Auswirkung der Stromreduktion und Auswirkung der Spannungsverschiebung vom Source) bei einer erhöhten Gesamtspannung am Sourceanschluß aufheben. Zum Thema inteligenz: Bei einer Zugfederwage erhöht sich die Auslenkung, ablesbar an der Skala, mit zunehmendem Gewicht. Je weiter die Feder gestreckt wird um so stärker wird die Zugkraft, bis die Zugkraft der vom Gewicht ausgeübten Kraft entpricht. Das gleichgewicht ist erreicht.
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Hmmm, also wir kommen der Sache näher...Jetzt kommt diese Schaltung ins Spiel (Anhang). Es wurde gesagt >Source von T2 wird (über Lastiderstand) auf GND gezogen, dadurch liegt >auch eine Spannung an V_GS von T2 an was nun zu einem bestimmten RDS und >Spanungsabfall an T2 führt. Darüber ergibt sich die Spannung an VF1. Der Q3 ist durchgeschaltet, da V3 > V4. Am Ausgang liegt jetzt ungefährt V4 an (etwas weniger -> 14.99V). Wenn jetzt die Spannung S1 (zwischen den unteren FET) durch den Spannungsabfall über Q4 entstehen soll, wieso ist die Spannung dann größer?
Und noch immer die alte Frage: Was ist V_GH? zur neuen Frage: Schau Dir die Richtung an. Es regnet auch nicht aufwärts. Die Spannung an V2 ist höher als die an OUT, folglich liegt die Spannung an S1 zwischen diesen Werten, ist also größer als bei OUT. Zur Spannungsaufteilung: Selbst wenn sie eigentlich abgeschaltet sind, lassen die MOSFETs noch einen kleinen Reststrom hindurch. Mosfets sind rückwärts durchlässig, nicht nur wenn sie eingeschaltet sind, sondern auch wenn sie ausgeschaltet sind. Dann geht der strom über die Body-Diode, die Bauart bedingt vorhanden ist. Hast Du das bedacht, oder warum baust du die MOSFETs mal vorwärt und mal rückwärts zur Spannungslage ein? Eine Tasse Kaffee rüberschieb
Ganz nebenbei solltest Du zunächst kleinere Spannungen einsetzen. So wahllos wie Du die Schaltungen zusammenklickst sterben die Transistoren sonst noch den virtuellen Tod in der Simulation weil Du vesehentlich die maximale V_GS überschreitest. Das kostet zwar keine Transistoren, aber unnötig Zeit, weil sich dadurch die Simulation eventuell unerwartet verhält. Das hängt natürlich von der Software ab und wie sie sich in solchen Situationen verhält. Sollte der Fall von der Software ignoriert werden, so lassen sich die Ergebnisse auch nicht auf die Realität übertragen.
Carsten R. schrieb: > Hast Du das bedacht, > oder warum baust du die MOSFETs mal vorwärt und mal rückwärts zur > Spannungslage ein? Der TO schrieb auf meine Nachfrage: Martin Rox schrieb: > das sind Überlegungen zu einem Ideal Diode Controller Das habe ich auch nicht verstanden. Bei einem Ideal Diode Controller nimmt man doch ein Mosfet, baut den so ein, daß die Body Diode die Diode ersetzt und schaltet ihn mit der Steuer-Elektonik zusätzlich durch um damit die Durchlassspannung zu minimieren. Danke für den Kaffee :-)
Carsten R. schrieb: > Schau Dir die Richtung an. Es regnet auch nicht aufwärts. Die Spannung > an V2 ist höher als die an OUT, folglich liegt die Spannung an S1 > zwischen diesen Werten, ist also größer als bei OUT. .... Ja, aber du hast doch weiter oben die Schaltung rückwärts analysiert... >Source von T2 wird (über Lastiderstand) auf GND gezogen, dadurch liegt >auch eine Spannung an V_GS von T2 an was nun zu einem bestimmten RDS und >Spanungsabfall an T2 führt. Darüber ergibt sich die Spannung an VF1. >Diese ergibt in Relation zur Gatespannung an T1 wiederum eine V_GS und >somit wieder einen bestimmten RDS(ON) und Spannungsabfall für T1. Es gibt kein V_GH, ich habe mich vertippt....
Der grund für die erhöhte spannung ist der leckstrom in Q2 und die body diode in Q4
Martin Rox schrieb: > .... Ja, aber du hast doch weiter oben die Schaltung rückwärts > analysiert... Was ist rückwärts und was ist vorwärts? Das meinte ich mit Henne-Ei. Da passiert alles mögliche gleichzeitig was sich gegenseitig beeinflußt. Ich bin in dem Falle einfach nur von GND ausgehend in Richtung Spannungsquelle gegangen. Logisch daß dann die Spannung bei jeder nächsten Zwischendstation höher liegen. Sei froh daß noch keine Kapazitäten und Induktivitäten herumschwingen, denn dann hättest du unterwergs Wellen an denen Du auf und ab gehst.:P Dann wird es richtig kompliziert. Spannungsabfall über einem Objekt bedeutet nicht daß die Spannung in jedem Fall in Blickrichtung absinkt. In der Aussage steck noch keine Richtung drin. Je nach Betrachtungsrichtung kann sie daher am Ende auch ansteigen. So gesehen unterscheiden sich der erste und letzte Plan nicht. In Beiden Fällen liegt die Spannung am Messpunkt höher als am Ausgangspunkt. Analoge Schaltungen sind nicht so einfach. Man kann sich manchml etwas damit behelfen indem man die FETs Gedanklich durch Trimpotis, also einstellbare Widerstände, ersetzt und deren genaue Einstellung erst danach Schritt für Schritt annähert.
>Jetzt kommt diese Schaltung ins Spiel (Anhang).
Du solltest Dich zuerst mal dringend mit den Grundschaltungen von
Transistoren befassen.
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Ich habe mir das nochmal überlegt, ist es nicht eigentlich so, dass durch die Leckströme der hochohmigen Transistoren (ausgeschaltet) quasi ein Spannungsteiler entsteht, der durch die Body Diode von T2 (im Bild D7) belastet ist? Wodurch nach Berechnung des Spannungsteilers unbelastet nach U_S/V3 = R2 / R1+R2 (mit V3=V3-V4 im Beispiel) für U_S (Spannung zwischen den FETs) = +3,5V (Also 23.5V) sein müsste, aber da die Body Diode von T2 belastet, die Spannung stärker abfällt? (Auch wenn R1 und R2 nur starke Schätzungen sind)
Martin Rox schrieb: > ist es nicht eigentlich so, dass durch die Leckströme der hochohmigen > Transistoren (ausgeschaltet) quasi ein Spannungsteiler entsteht, ja Martin Rox schrieb: > der > durch die Body Diode von T2 (im Bild D7) belastet ist? ja Martin Rox schrieb: > Wodurch nach Berechnung des Spannungsteilers unbelastet nach > U_S/V3 = R2 / R1+R2 > (mit V3=V3-V4 im Beispiel Was ist U_S? Du wechselst die Schaltpläne als ich meine Socken. Du versuchst zwar gezielte Fragen zu stellen, baust aber immer das Umfeld (Schaltung) um und veränderst so den Rahmen was zu Nebeneffekten führt die alles verändern (Q3 aus Schaltplan zuvor zwischen Spannugsquelle und Stromsenke entfernt). Dann noch Kürzel die man nicht wiederfindet und niemand kann mehr die Frage nachvollziehen. Martin Rox schrieb: > für U_S (Spannung zwischen den FETs) = +3,5V > (Also 23.5V) sein müsste, aber da die Body Diode von T2 belastet, die > Spannung stärker abfällt? > (Auch wenn R1 und R2 nur starke Schätzungen sind) Ach ja was ist jetzt T2? Was ist R2? In welchem Schaltplan bist Du nun? Im letzten Schaltplan gibt es nur R1 und R3. Sortiere Dich mal. Die bilden einen Spanungsteiler zwischen 27 und 20 Volt.(V4 mit 20 Volt, da sich deine ideale Spannungsquelle nicht von 1A Belastung durch I_Last2 beeindrucken läßt). In der Mitte liegen also 23,5 Volt an. Über den Widerständen fallen also jeweils die halbe Differenz, 3,5 Volt, ab. Die Diode schließt diese 3,5 Volt kurz und begrenzt den Spannungsabfall über R1 auf einen Wert unterhalb der Flussspannung/Vorwärtsspannung (0,7 Volt? oder was auch immer im Datensatz steht). Das reduziert auch den Gesamtwiderstand (Kurzschluß R1), erhöht Stromfluß und Spannungsabfall über R3 und verschiebt den Spannungspegel von 23,5 in Richtung 20 Volt.
Martin Rox schrieb: > Huhu, > > das sind Überlegungen zu einem Ideal Diode Controller, da werden (je > nach verschaltung) zwei N-Fet verwendet. An dieser Stelle schließe ich mich Lippy an. Lerne erst einmal die Grundschaltungen bevor Du so etwas baust. Du kannst keine Baugruppe entwerfen mit Bauteilen deren Grundfunktionen Du noch nicht verstanden hast, z.B. das Verständnis daß nicht die Gatespannung in Relation zur Masse sondern zum Source des Mosfets entscheiden ist. Es hat einige Mannstunden von Ingenieuren gebraucht um Beispielsweise einen Synchron-Buck-Converterzu entwerfen und dann auch ans Laufen zu bekommen, obwohl das ein definiertes und kein allgemeines Einsatzszenario einer idealen Diode ist. Die Grundidee mag einfach klingen. Aber die Realisierung ist schon etwas anspruchsvoller. Da werden dann die Frequenzen, Timing (Schaltzeiten, Verzögerungen...), temporär lokale Spannungsverschiebungen des Sourcepegels durch die aktuellen Ströme, die verschiedenen Kapazitäten im Mosfet selbst (Miller und co.) etc. reinpfuschen. Bau erst einmal etwas mit MOSFETS UND Dioden, BEVOR Du Dioden an den Stellen für die sie gemacht sind wegoptimierst und durch etwas ersetzt, daß dafür NICHT gemacht ist und erst mit viel Know-How angepaßt werden muß, nur um den Verlust an der Diode zu verringern. Das kann man dann machen wenn man alle beteiligten Komponenenten und Schaltungen verstanden hat und man die Größenordnung des Optimierungspotentials anhand der zu optimierenden Schaltung abschätzen kann. Wenn ein allgemeiner Ideal Diode Controller für allgemeine Anwendungszwecke einfach und billig zu entwickeln und bauen wäre, so wäre das ein billiges Massenwarebauteil und überall verfügbar, weil die Nachfrage nach einer idealen Diode sehr sehr groß ist. Stattdessen konstruiert man mit hohem Aufwand einsatzspezifische komplexe Schaltungen um eine solche Diode eingermaßen nachzubilden. Der Weg ist weit und es beginnt immer mit den Grundlagen. Da muß jeder zuerst durch!
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> Was ist U_S? Du wechselst die Schaltpläne als ich meine Socken. Haha, ja ich bin ein verrückter Wissenschaftler muaha. Ich bringe alles durcheinander. > In der Mitte liegen also 23,5 Volt an. Über den Widerständen fallen also > jeweils die halbe Differenz, 3,5 Volt, ab. Die Diode schließt diese 3,5 > Volt kurz und begrenzt den Spannungsabfall über R1 auf einen Wert > unterhalb der Flussspannung/Vorwärtsspannung (0,7 Volt? oder was auch > immer im Datensatz steht). Das reduziert auch den Gesamtwiderstand > (Kurzschluß R1), erhöht Stromfluß und Spannungsabfall über R3 und > verschiebt den Spannungspegel von 23,5 in Richtung 20 Volt. Okay cool dann macht ja alles einen Sinn. Vielen Dank für die Hilfe, ich glaube wir haben den steinigen Weg überquert. Achja, ich möchte eigentlich gar nichts neues bauen, sondern nur vorhandene Schaltungen verstehen ;)
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Bearbeitet durch User
>Achja, ich möchte eigentlich gar nichts neues bauen, sondern nur >vorhandene Schaltungen verstehen ;) Ein Grund mehr, die einzelnen Bauteile selbst und danach deren Grundschaltungen zu verstehen.
Martin Rox schrieb: > Achja, ich möchte eigentlich gar nichts neues bauen, sondern nur > vorhandene Schaltungen verstehen ;) Dann lass deine akademischen Pupse und zeige die konkrete Schaltung und was du daran nicht verstehst. Ist wie immer, statt das Problem konkret zu benennen wird drum herum geschwänzelt. Ich hatte dich vor Tagen schon gefragt um was es geht, aber nur eine sehr vage Antwort erhalten und auf Rückfrage gar nichts mehr. Les bitte die Netiquette
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