Spielerein mit Gatter : And ,Or usw in VHDL?

[Peter B. (funkheld)]

Hallo, guten Tag .
Ich möchte einen Art Gatterbaukasten haben zum Spielen in VHDL.
Hiermit wird schon etwas dargestellt:

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity logi is port( sw0 : in std_logic; sw1 : in std_logic; sw2 : in std_logic; sw3 : in std_logic; led : out std_logic ); end logi; architecture behavioral of logi is signal sig1 :std_logic; signal sig2 :std_logic; signal sig3 :std_logic; begin sig1 <= sw0 and sw1; sig2 <= sw2 and sw3; led <= sig1 xor sig2; end behavioral;

Nun möchte dieses Gatterkonstrukt mehrmals einbinden für eine 
Kettenreaktion. Wie kann man das machen?
Ich möchte mir eine Gattersammlung anlegen , die ich dann nach belieben 
verbinden kann auch mit einem Takt.

danke.
Gruss

[Christian R. (supachris)]

Wozu soll das denn gut sein? VHDL und Verilog sind ja u.a. dazu da, um 
Logik als Text darzustellen. Wenn du unbedingt willst, kannst dir 
natürlich für jedes erdenklich Gatter als VHDL Modul schreiben und das 
dann instanziieren. Aber das ist ja zwei mal von hinten durch die Brust 
ins Auge.

[Lothar M. (lkmiller) (Moderator)]

Christian R. schrieb:
> Wozu soll das denn gut sein?
Vermutlich "Back to the roots!"

Nach dem AND, OR und NOT dann ein XOR, dann ein Halbaddierer, daraus ein 
Volladdierer, daraus ein Multiplizierer, und daraus dann eine 
Motorsteuerung. Alles hübsch strukturell beschrieben. Wie bei den Amis, 
die hier immer wieder mal aufschlagen...

Innovationstiefe? 0
Lerneffekt? ~0
Nutzen? <<0

Peter Bierbach schrieb:
> Ich möchte einen Art Gatterbaukasten haben zum Spielen in VHDL.
Den hast du doch: verwende einfach die "eingebauten" Schlüsselworte AND, 
NOT, OR, NOR, NAND, XOR und XNOR.

[Christoph Z. (christophz)]

Z. B. so:

entity top is end entity top; architecture structural of top is -- Die component Deklaration könnte auch in einem Package stehen component logi is port ( sw0 : in std_logic; sw1 : in std_logic; sw2 : in std_logic; sw3 : in std_logic; led : out std_logic); end component logi; -- Dazu passende Signale deklarieren signal sw0 : std_logic; signal sw1 : std_logic; signal sw2 : std_logic; signal sw3 : std_logic; signal led : std_logic; begin -- architecture structural -- Die Komponenten "logi" einbinden und Signale zuweisen logi_1: logi port map ( sw0 => sw0, sw1 => sw1, sw2 => sw2, sw3 => sw3, led => led); end architecture structural;

Auch nach zu lesen im Reichardt&Schwarz Kapitel 7 "Struktureller 
VHDL-Entwurf"

[Lothar M. (lkmiller) (Moderator)]

Oder gleich fertig vorgekaut zum direkten Runterschlucken:

library ieee; use ieee.std_logic_1164.all; entity Dual_AND_Gate is port( A : in std_logic; B : in std_logic; Y : out std_logic); end Dual_AND_Gate; architecture behavioral of Dual_AND_Gate is begin Y <= A AND B; end behavioral; ---- library ieee; use ieee.std_logic_1164.all; entity Dual_OR_Gate is port( A : in std_logic; B : in std_logic; Y : out std_logic); end Dual_OR_Gate; architecture behavioral of Dual_OR_Gate is begin Y <= A OR B; end behavioral; ---- library ieee; use ieee.std_logic_1164.all; entity Dual_XOR_Gate is port( A : in std_logic; B : in std_logic; Y : out std_logic); end Dual_XOR_Gate; architecture behavioral of Dual_XOR_Gate is begin Y <= A XOR B; end behavioral; ---- library ieee; use ieee.std_logic_1164.all; entity NOT_Gate is port( A : in std_logic; Y : out std_logic); end NOT_Gate; architecture behavioral of NOT_Gate is begin Y <= NOT A; end behavioral; ---- library ieee; use ieee.std_logic_1164.all; entity logik is port( sw0 : in std_logic; sw1 : in std_logic; sw2 : in std_logic; sw3 : in std_logic; led : out std_logic ); end logik; architecture behavioral of logik is component Dual_AND_Gate is port ( A : in std_logic; B : in std_logic; Y : out std_logic); end component; component Dual_OR_Gate is port ( A : in std_logic; B : in std_logic; Y : out std_logic); end component; component Dual_XOR_Gate is port ( A : in std_logic; B : in std_logic; Y : out std_logic); end component; component NOT_Gate is port ( A : in std_logic; Y : out std_logic); end component; signal sig1 :std_logic; signal sig2 :std_logic; begin UND1 : Dual_AND_Gate port map ( A => sw0, B => sw1, Y => sig1); UND2 : Dual_AND_Gate port map ( A => sw2, B => sw3, Y => sig2); XOR1 : Dual_XOR_Gate port map ( A => sig1, B => sig2, Y => led); end behavioral;

Nur müsste man dann konsequenterweise auch das XOR aus Invertern und 
Gattern aufbauen (siehe Bild Logik3.png)...

[Lothar M. (lkmiller) (Moderator)]

Lothar Miller schrieb:
> Nur müsste man dann konsequenterweise auch das XOR aus Invertern und
> Gattern aufbauen (siehe Bild Logik3.png)...
Wenn man sich mal so richtig selber weh tun will: siehe Anhang... ;-)

[Peter B. (funkheld)]

Jup, vielen dank.

Ist sehr interessant für mich, daraus kleine Schaltungen herzustellen.

Danke.
Gruss