Hi, ich wollte fragen ob hier jemand Erfahrungen mit kompakten FPGA-Moduln vom Schlag Kintex/Virtex7 o.ä. hat bzw. mir einen guten Hersteller empfehlen kann? Ich brauche ein PCBs auf dem nur das Nötigste drauf ist, also FPGA, Flash, RAM, evtl. PHY und der Rest über einen entsprechenden high-speed/high-density Stecker nach draußen geführt ist. Ich habe natürlich schon im Web gesucht und ein paar Anbieter aber wenig Erfahrungsberichte gefunden (ich möchte keine Links posten damit es nicht nach Werbung riecht ;)) Grüße
Von Trenz gibts da schön kompakte Boards (die Micromodule). Bis auf die beknackten Zwitter-Stecker da dran kann man eigentlich nix negatives berichten. Preis ist auch voll OK.
Christian R. schrieb: > Von Trenz gibts da schön kompakte Boards (die Micromodule). Bis > auf die > beknackten Zwitter-Stecker da dran kann man eigentlich nix negatives > berichten. Preis ist auch voll OK. Die hatte ich schon im Auge ;) Welche Problem hattest du mit den Steckern?
Linear2 schrieb: > Welche Problem hattest du mit den Steckern? Unsere Techniker haben gelegnetlich Probleme, die ordentlich anzulöten. Und stecken und ziehen erfordert ganz schön viel Kraft. Das geht auf die Leiterplatte... Duke
Die stecker sind gut, aber die PCB technologie und Löten muss stimmen. Aushebeln nur mit schrauben von unten, wenn geht und nicht zu viele male wenn es nicht sein muss. Die stecker wurden ausgewähtl weil die wirklich gut sind, mit ganz vielen anderen typen gabe es mehr probleme. Die neueren Automotive zynq module sind aber mit anderen stecker, SEM/TEM Tigereye, die haben kleinere kräfte.
Vielen Dank für die Antworten! Bzgl. Signalintegrität und/oder Wackelkontakt muss man sich aber keine Sorgen machen? (ich kenne einen Fall mit anderen Steckern von Sa*tech...) Ich frage weil ich ich das Board vor allem für ADCs mit hohen Datenraten verwenden möchte (z.B. JESD204B das schon sehr am Limit der offiziellen Spec des Steckers sein dürfte).
Das Hauptproblem ist, dass man einen Knoten im Kopf bekommt, wenn man die Gegenseite zu den Boards erstellt, denn da muss man entweder im Kopf alle Pins tauschen (1 mit 2 usw.) oder sich ein Reversed-Modell erstellen, das die Pins schon gedreht hat. Ansonsten wie gesagt, relativ hohe Steckkräfte.
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Linear2 schrieb: > Bzgl. Signalintegrität und/oder Wackelkontakt muss man sich aber keine > Sorgen machen? Wackelkontakt ist absolut kein Problem. Signalintegrität schon eher. Im Anhang mal ein Augendiagramm von einem 200 MSps-Signal (ADC -> Flachbandkabel -> Board -> Briefmarke -> FPGA). Ein Teil der Reflektionen kommt auch vom FPGA. Mit anderen Timing-Contraints und IO-Delays war das bei dieser Frequenz in Griff zu bekommen. Duke
https://wiki.trenz-electronic.de/display/TE0712/IBERT+Testing bei 1.25 GBs ist die blaue auge wirklich extrem gross und eckig :) bei höheren datenrate geht es schnell zu, etwas kann man da aber "nachbessern" mit GTX tuning auch. JESD204B wie hoch willst du da gehen?
Christian R. schrieb: > Das Hauptproblem ist, dass man einen Knoten im Kopf bekommt, wenn > man > die Gegenseite zu den Boards erstellt, denn da muss man entweder im Kopf > alle Pins tauschen (1 mit 2 usw.) oder sich ein Reversed-Modell > erstellen, das die Pins schon gedreht hat. Ansonsten wie gesagt, relativ > hohe Steckkräfte. Verständlich, ich hoffe das es am Ende nicht daran scheitert ;) Duke Scarring schrieb: > Wackelkontakt ist absolut kein Problem. Signalintegrität schon eher. > Im Anhang mal ein Augendiagramm von einem 200 MSps-Signal (ADC -> > Flachbandkabel -> Board -> Briefmarke -> FPGA). Ein Teil der > Reflektionen kommt auch vom FPGA. Mit anderen Timing-Contraints und > IO-Delays war das bei dieser Frequenz in Griff zu bekommen. Um welche Datenrate handelt es sich hierbei genau? (bzw. welche Auflösung hat dein ADC?) Antti Lukats schrieb: > JESD204B wie hoch willst du da gehen? So viel wie möglich :) Ich habe noch keine konkreten Anforderungen sondern bin für meine Abschlussarbeit nur ein bisschen am Suchen. Ein 12.5GbPS Link wäre natürlich genial. Für die ADCs (und andere Komponenten) würde ich gerne ein PCB erstellen auf das man das FPGA-Modul einfach direkt drauf stecken kann und hätte daher auch entsprechend kurze Leitungen zwischen ADC und FPGA.
so hoch wie möglich ist noch nicht möglich weil die JESD204B ADC's die verfügbar sind Heute noch nicht den maximalen JESD204B bitrate unterstützen.
Antti Lukats schrieb: > so hoch wie möglich ist noch nicht möglich weil die JESD204B ADC's > die > verfügbar sind Heute noch nicht den maximalen JESD204B bitrate > unterstützen. Ich hab gerade keinen Gesamtüberblick, aber der AD9680 z.B. kann im full bandwidth mode immerhin 10 GbPS pro Lane bei entsprechender Konfiguration: http://www.analog.com/en/analog-to-digital-converters/high-speed-ad-converters/ad9680/products/product.html (Datenblatt S. 48)
mein fehler, die ADC die man kaufen kann gehen über 10Gbs bis zu den maximalen 12.5Gbs. Ich hatte es falsch im Kopf. Wir machen gerade eine Rev 2 von einer platine wo 2 mal 2.4GSPS ADC/DAC drauf sind. Da haben wir auch die JESD204B in betracht. Leider gibt es keinen JESD204B DAC der 2.4GSPS ohne upsample macht, der beste JESD204B DAC macht in RAW mode nur 2.130 GSPS :( die LVDS parallel DAC gehen höher in RAW mode JESD204B aufpassen, die IP cores sind kostenpflichtig, bei X und bei A http://www.esistream.com/ ist VIEL VIEL einfacher, die ersten esi ADC/DAC kommen aber 2015 :(
Danke für den Tipp! Was kostet in IP-Core von diesem Typ (IO-Interface) in der Regel? Bin da noch etwas unerfahren ;)
hallo leider weiss ich den Preis nicht, es war auf der todo liste nachzufragen, aber ist runtergefallen. Einen preis wird es nicht geben ist immer abhängig von Art. Und ob Projekt basiertes oder site-lizenz, den dard man dann im Umfeld von 5 km von dem byro verwenden.. Auf jeden ist das JESD204B IP core und kosten ein Problem was in manchen Projekten gegen JESD204B spricht. rein theoretisch ist 1 lane JESD204B immer einfacher auf dem PCB als parallel lvds, wenn die IP einfache und kostenlos oder mindestens günstig wäre..
Ok, aber gut zu wissen dass es bei der "eierlegenden Wollmilchsau" FPGA auch nichts geschenkt gibt ;)
Antti Lukats schrieb: > https://wiki.trenz-electronic.de/display/TE0712/IBERT+Testing > > bei 1.25 GBs ist die blaue auge wirklich extrem gross und eckig :) Weiß jemand, wie bei Xilinx diese Art Augendiagramme erstellt wird? Irgendwie sehen die so anders aus, als die vom Scope. Duke
Das ist im Ibert integriert, der MGT kann die intern erstellen. Sehr praktisch. Einstellen und auslesen über ChipScope bzw. den Hardware Manager von Vivado.
Christian R. schrieb: > Das ist im Ibert integriert, der MGT kann die intern erstellen. Ja, schon klar. Aber da wird doch nicht gesampelt, wie beim Scope. Die verwenden eine andere Messmethode. Welche? Wie funktioniert das prinzipiell? Duke
man kann den sample zeit und pegel schieben, damit wir scan gemacht. es gibt auch möglichkeit ein wirkliches scope bild zu bekommen, das hat aber bis jetzt niemand gemacht. Möglich ist es aber.
Ui das klingt ja interessant. Habe auch mal gelesen dass ein SerDes als ADC verwendet werden kann, hat das mal Jemand hier ausprobiert und möchte Details schildern? Ist das sehr schwer? Würde man damit einen halbwegs vernünftigen ADC bekommen, also so >100MS/s bei >= 8Bit? Danke!
jaein :) der SERDES hat einen 2 ten "comparator" der einstellbar ist. man kann damit ein bild bekommen, mit eine sagen wir 5GHz eingangs signal, das ist möglich aber es ist nicht ein ADC dh mann kann einen "sampling" scope bauen, wenn man entweder mit dem CDR and das signal locken kann, ist es einfach, wenn nicht dann wird es sehr spannend mit syncen. aber spass würde so was wirklich machen, hätte ich nur zeit :) TLK110 ethernet PHY hat auch ADC drin den man auselesen kann um signal bild zu sehen, die anderen phys haben nur TDR support
Die Augendiagramme zu generieren geht übrigens nicht sonderlich schnell... Ist nicht so wie bei einem guten Oszi wo sich das schnell aus der Überlagerung der Wellenformen aufbaut ;-)
Naja, durch die JTAG Geschichte und das dauernde Neueinstellen der MGT Parameter über den DRP ist das nicht wahnsinnig schnell. Das ist ja auch nicht das gleiche wie ein Augendiagramm am Oszi. Was der interne Eyescan Mechanismus macht, ist das Verschieben des Sample-Punktes und das Verstellen der Emphasis-Parameter in den angegebenen Schritten. Zusammen mit dem PRBS Checker und der daraus kommenden BER wird das Augendiagramm erstellt. Man kann so recht schnell die optimale Einstellung für den MGT finden. Hat die VIVADO 2014.4 eigentlich immer noch den Bug, dass das Augendiagramm nur funktioniert, wenn die Windows Systemsprache auf Englisch gestellt ist? Manchmal hat man den Eindruck dort programmieren Roboter oder Hunde...
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