VHDL Beispiel mit dem IP Clocking Wizard

Ich verstehe bei der IP core den sinn von locked nicht. womit muss der 
verbunden werden

locked gibt Dir an, ob das Ausgangssignal der DCM/PLL stabil ist.
Das kann man z.B. mit seinem Reset verbinden, damit das eigene Design 
erst losläuft, wenn der Takt steht.

Siehe auch hier:
Beitrag "Spartan 6, dem DCM-Ausgang auf die Finger geschaut"

Duke

Das Problem ist, dass locked ein Ausgangsport ist und rst ein 
eingangsport.
Ich würde es gerne mit den rst verbinden. kannste mir anhand der skizze 
einen Tipp geben

mike schrieb:
> Das Problem ist, dass locked ein Ausgangsport ist und rst ein
> eingangsport.

Wieso ist das ein Problem? Einen Ausgang nutzen um einen Eingang zu 
treiben ist doch die normale Kombination.

Allerdings darfst du den locked natürlich nicht verwenden, um den 
eigenen Reset des Clock Managers selbst zu steuern. Sonst wird das Teil 
immer dann, wenn es stabil eingeschwungen ist, gleich wieder neu 
gestartet.

Du kannst das Locked-Signal vom DCM als Reset für den Teil der Logik 
verwenden, der vom CLK-Out des DCM getaktet wird. (In deinem Bild als 
die Lese-Seite des FIFOs). Damit bleibt dieser Teil der Logik im Reset, 
solange seine CLK noch nicht stabil ist, und läuft erst danach los.