Zeilenlänge im VHDL Code

Sarah schrieb:
> Hallo,
> ich hab da eine wahrscheinlich saublöde Frage, Wie ist die maximale
> Zeilenlänge im Code und was kann ich machen, wenn ich drüber hinaus
> kommen würde?
> Konkret geht es um ein Port Map mit >20 Namen drin und das wird gerade
> seeeehr lang.
> :-) Sarah

Du kannst den ganzen Code in eine einzigen Zeile packen (ohne 
Kommentare).

Es hindert dich aber niemand daran, die Port Map auf mehrere Zeilen zu 
verteilen. Kommt ganz sicher der Lesbarkeit und damit Wartbarkeit 
entgegen.

Klasse, es funktioniert :D
Das es so einfach ist, hate ich nicht gedacht...
Thx,
Sarah :-)

Wenn das das einzige ist, was einer erfolgreichen Entwicklung im Wege 
steht, dann wird das wohl schon was werden, mit Deinem VHDL-Projekt. 
Streng Dich an:

Beitrag "Re: Kaum noch FPGA-Entwickler im freien Markt? - es fehlen 1000 Personen"

Lothar Miller schrieb:
> Sarah schrieb:
>> die maximale Zeilenlänge
> In VHDL sucht der Synthesizer einfach nach dem passenden Endemarker (das
> ist gern ein Strichpunkt). Leerzeichen und Zeilenumbrüche dazwischen
> sind ihm egal...

Kenne zwar kein VHDL, würde aber vermuten das Whitespace ignoriert wird?

@ Rechnerknecht: Hatte ich mal erwähnt, daß mich VHDL Coden glücklich 
macht? Hätte ich keine Ohren, würde ich dabei im Kreis grinsen.
:-) Sarah