Gast
#4195632
Ich grüße euch Elektronikexperten, zur Zeit versuche ich mich im Bau von Schaltwerken mit Logikgattern und Flipflops. Nachdem ich die Kapitel über die Erstellung von Schaltnetze, Schaltwerke und den Verfahren allesamt gelesen habe, beschäftige ich mich nun mit den ungeliebten Hazards die auftreten können. Im Bild oben sieht man ein Schaltnetz mit einem '1' Hazard und das Zeitdiagramm dazu. Mein Problem ist nun aber das Signal 4. Um an einem UND-Gatter eine '1' zu erhalten, müssen alle Eingänge des Gatters auf '1' liegen. "Signal 1" liegt aber immer auf '0'. Woher erhalte ich an Signal 4 nun meinen "HighPegel" ? Beim Lesen des Skriptes der FH-Kiel ist mir zudem aufgefallen, dass die Signallaufzeit bei UND-, ODER-Gattern häufig nicht berücksichtigt wird, die Laufzeit bei einem Inverter aber sehr wohl. Hat dies einen bestimmten Grund? Viele Grüße und vielen Dank für eure Hilfe Stefan






