1 | Start time: 07:34:50 on Jul 14,2015
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2 | vcom uhr.vhd
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3 | Model Technology ModelSim SE-64 vcom 10.3d Compiler 2014.10 Oct 7 2014
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4 | -- Loading package STANDARD
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5 | -- Loading package TEXTIO
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6 | -- Loading package std_logic_1164
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7 | -- Loading package NUMERIC_STD
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8 | -- Loading package std_logic_arith
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9 | -- Loading package STD_LOGIC_UNSIGNED
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10 | -- Compiling entity main
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11 | -- Compiling architecture Behavioral of main
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12 | End time: 07:34:50 on Jul 14,2015, Elapsed time: 0:00:00
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13 | Errors: 0, Warnings: 0
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std_logic_arith und std_logic_unsigned müssen raus. Die bringen auf
Dauer nur Unglück.
Siehe auch: Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"
1 | Mapping a total of 65 equations into 4 function blocks...........................................................................................................................................ERROR:Cpld:892 - Cannot place signal index<0>. Consider reducing the collapsing
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2 | input limit or the product term limit to prevent the fitter from creating
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3 | high input and/or high product term functions.
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4 | ............
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5 | ERROR:Cpld:868 - Cannot fit the design into any of the specified devices with
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6 | the selected implementation options.
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Was hast Du für Einstellungen zum Fitten verwendet? Die
Standardeinstellungen (ISE 14.6) scheinen nicht zu klappen.
1 | Found 11-bit down counter for signal <cntHz>.
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2 | Found 12-bit down counter for signal <cntkHz>.
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Mit einem langsameren Takt, kannst Du beim Teiler sparen. Dafür wurden
mal die 32.768 kHz Quarze erfunden.
Viel sparen läßt sich m.E. nicht mehr, es sei denn Du verzichtest auf
den Reset. Vielleicht hilft es noch, wenn die Digit-Timer nicht als
Prioritätenkette formuliert werden. Im FPGA würde ich die Abfrage des
Zählerstandes definitif lesbarar schreiben:
1 | ...
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2 | if digits(2) = 9 then
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3 | digits(2) <= x"0";
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4 | ...
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Aber da kommt es auch nicht auf die letzte Makrozelle an, sondern auf
Wartbarkeit/Lesbarkeit.
Duke
