Xilinx iSE, XC9500XL: Pins high beim Programmieren :-(

[Sarah (Gast)]

Hi,
gibt es irgendeine Möglichkeit zu verhindern, daß beim eigentlichen 
Programmieren via JTAG die IOs (zumindest die Ausgänge) high sind?
Ein AVR und das CPLD sprechen miteinander und der AVR interpretiert das 
Programmieren als ein Fehlerzustand. Leider hab ich keine Möglichkeit in 
der Kommunikation zwischen den beiden was so umzustricken, daß der AVR 
diesen Fall als "falschen Fehler" interpretiert.
Any ideas?
:-) Sarah

[Falk B. (falk)]

@ Sarah (Gast)

>Programmieren via JTAG die IOs (zumindest die Ausgänge) high sind?

Das sind sie ganz sicher nicht. Bestenfalls sind schwache Pull-Ups 
aktiv.

>Ein AVR und das CPLD sprechen miteinander und der AVR interpretiert das
>Programmieren als ein Fehlerzustand.

Ja und? Wen du programmierst kann der AVR so oder so nix sinnvolles tun.
Danach Reset und los.

[Duke Scarring (Gast)]

Sarah schrieb:
> Any ideas?
- externer pull-down,
- Inverter dazwischen oder
- den Reset vom AVR mit an nRST vom JTAG (und hoffen das der Programmer 
das richtig ansteuert)

Duke

[Sarah (Gast)]

Hmmm, ich vergaß zu erwähnen, daß die Hardware final ist und ich da 
nichts mehr dran ändern kann/will.
Der AVR ist halt beim Programmiervorgang am Leben und kriegt, was das 
CPLD macht, in den falschen Hals.
:-) Sarah

[Sigi (Gast)]

Auch noch wichtig: Der 9500XL ist ja nach
Einschalten nicht sofort "da", in dieser
Phase sind alle IOs ebenfalls TriHI.
Du musst dir also etwas für deinen AVR
einfallen lassen.