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Xilinx iSE, XC9500XL: Pins high beim Programmieren :-(
Gast
#4319679
Hi, gibt es irgendeine Möglichkeit zu verhindern, daß beim eigentlichen Programmieren via JTAG die IOs (zumindest die Ausgänge) high sind? Ein AVR und das CPLD sprechen miteinander und der AVR interpretiert das Programmieren als ein Fehlerzustand. Leider hab ich keine Möglichkeit in der Kommunikation zwischen den beiden was so umzustricken, daß der AVR diesen Fall als "falschen Fehler" interpretiert. Any ideas? :-) Sarah @ Sarah (Gast) >Programmieren via JTAG die IOs (zumindest die Ausgänge) high sind? Das sind sie ganz sicher nicht. Bestenfalls sind schwache Pull-Ups aktiv. >Ein AVR und das CPLD sprechen miteinander und der AVR interpretiert das >Programmieren als ein Fehlerzustand. Ja und? Wen du programmierst kann der AVR so oder so nix sinnvolles tun. Danach Reset und los.
Gast
#4319719
Sarah schrieb: > Any ideas? - externer pull-down, - Inverter dazwischen oder - den Reset vom AVR mit an nRST vom JTAG (und hoffen das der Programmer das richtig ansteuert) Duke
Gast
#4319734
Hmmm, ich vergaß zu erwähnen, daß die Hardware final ist und ich da nichts mehr dran ändern kann/will. Der AVR ist halt beim Programmiervorgang am Leben und kriegt, was das CPLD macht, in den falschen Hals. :-) Sarah
Gast
#4319796
Auch noch wichtig: Der 9500XL ist ja nach Einschalten nicht sofort "da", in dieser Phase sind alle IOs ebenfalls TriHI. Du musst dir also etwas für deinen AVR einfallen lassen. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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