Gast
#4699028
Hi, ich versuche ein paar Datenleitungen mit einem FPGA zu jumpwiren. Die Clock ist 58mhz die Jumpwire-Länge ist ca 5 cm. Sobald ich alles zusammengeschlossen habe sehe ich die Clock auch in abgeschwächter Form auf den Datenleitungen. Den Clockeingang habe ich etwas entfernt von den Datenleitungen auf dem FPGA Board festgelegt. Gibt's da eine Möglichkeit das irgendwie zu verhindern? Das Datensignal sieht in etwa so beeinflusst aus wie beim Foto des anderen Beitrages: https://www.mikrocontroller.net/attachment/234991/CLK_CS2.jpg Habe soweit schon versucht alles so gut wie möglich mit Ground zu verbinden es wurde dadurch etwas besser ist aber immer noch sichtlich vorhanden.