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Forum: Platinen Frage zu footprint in Altium, DRC und Lötstopplack


Autor: Alex (Gast)
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Hey,
bisher habe ich in meinen Leiterplatten immer Gehäuse mit relativ großem 
Pitch für SMD verwendet, und nie irgendwelche Fehler im DRC erhalten. 
Nun verwende ich gezwungenermaßen den ADS1118 sowie 0402 Kondensatoren 
und Widerstände. Prompt gibt mir der DRC diesbezüglich Rückmeldung.

Die Footprints wurden entweder nach Datenblatt oder (wie für 0402) nach 
Empfehlungen aus dem Internet erstellt.

Meine Frage bezieht sich nun im Prinzip auf die Regel in Altium sowie 
die eigentliche Leiterplattenherstellung. Wenn die Pins des ICs (oder 
der SMD Widerstände/Kondensatoren) zu dicht beieinander liegen, sodass 
der Lötstopplack der einzelnen Pins ebenfalls dicht beeinander liegt 
bzw. "überlappt", bedeutet das doch lediglich, dass im schlimmsten Fall 
die ganze Fläche dort keinen Lötstopplack besitzt.

Ich habe ein paar Bilder zur Veraunschaulichung im Anhang. Irgendwie ist 
es noch nicht so 100%ig klar für mich. :/
Wie handhabt ihr das bei euren Leiterplatten?

Gruß,
Alex

Autor: Andreas S. (Firma: Schweigstill IT) (schweigstill) Benutzerseite
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In der Tat muss man bei heutigen Fine-Pitch-Bauteilen sehr häufig auf 
den Lötstopplack zwischen den Pins verzichten. Dies ist allerdings ein 
wesentlich kleineres Problem als befürchtet, zumindest bei maschineller 
Bestückung bzw. der Verwendung von Pastendruckschablonen. Heutzutage(tm) 
dient der Lötstopplack weniger dazu, Lötbrücken zwischen Pads zu 
vermeiden, als vielmehr die Wärmeabstrahlung zu verbessern und ein 
Wegfließen des Lots in die Leiterbahnrichtung bzw. Kupferflächen zu 
verhindern.

Das schlimmste, was man machen kann, ist die Verwendung so dünner 
Lötstopplackstege, dass diese noch vor der Bestückung abplatzen. Dann 
hat man nämlich feine Lackbrösel auf den Pads, was zu üblen Lötproblemen 
und Unterbrechungen führt. So etwas ist mir einmal passiert, aber 
glücklicherweise ging es dabei nur um handbestückte Prototypen.

Autor: Alex (Gast)
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Andreas S. schrieb:
> In der Tat muss man bei heutigen Fine-Pitch-Bauteilen sehr häufig
> auf
> den Lötstopplack zwischen den Pins verzichten.
Alles klar. Ich habe bereits bei verschiedenen Herstellern für 
Prototypen (ITEAD etc.) nach deren Möglichkeiten/Regeln für die 
Leiterplatten geschaut. Allerdings bin ich bezüglich des Lötstopplacks 
nichts fündig geworden, so dass ich annehme, dass es diesbezüglich keine 
Regeln seitens der Hersteller gibt.
> Dies ist allerdings ein
> wesentlich kleineres Problem als befürchtet, zumindest bei maschineller
> Bestückung bzw. der Verwendung von Pastendruckschablonen. Heutzutage(tm)
> dient der Lötstopplack weniger dazu, Lötbrücken zwischen Pads zu
> vermeiden, als vielmehr die Wärmeabstrahlung zu verbessern und ein
> Wegfließen des Lots in die Leiterbahnrichtung bzw. Kupferflächen zu
> verhindern.
Das ist doch schon mal gut zu wissen.
> Das schlimmste, was man machen kann, ist die Verwendung so dünner
> Lötstopplackstege, dass diese noch vor der Bestückung abplatzen. Dann
> hat man nämlich feine Lackbrösel auf den Pads, was zu üblen Lötproblemen
> und Unterbrechungen führt. So etwas ist mir einmal passiert, aber
> glücklicherweise ging es dabei nur um handbestückte Prototypen.
Kann man das mit dem bloßen Auge bereits erkennen, so dass man das im 
Nachhinein irgendwie beheben kann?

Verstehe ich das also richtig, dass man die Regel in Altium bezüglich 
Lötstopplack ausstellen kann (oder die Strecke in der Regel entsprechend 
kleiner setzen), wenn man mit fine Pitch SMD Bauteilen arbeitet?

Autor: Andreas S. (Firma: Schweigstill IT) (schweigstill) Benutzerseite
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Alex schrieb:
> Kann man das mit dem bloßen Auge bereits erkennen, so dass man das im
> Nachhinein irgendwie beheben kann?

Ja, man kann mit dem bloßen Auge durchaus die beschädigten Stege 
erkennen. Wo sich die Brösel abgesetzt haben, sehe ich (alter Sack) aber 
nur noch mit einer Lupe.

> Verstehe ich das also richtig, dass man die Regel in Altium bezüglich
> Lötstopplack ausstellen kann (oder die Strecke in der Regel entsprechend
> kleiner setzen), wenn man mit fine Pitch SMD Bauteilen arbeitet?

Nein, solch eine Regel muss natürlich unbedingt bestehen bleiben, um die 
zu dünnen Stege zu erkennen bzw. zu vermeiden! Allerdings sollte man bei 
problematischen Footprints dann einfach händisch ein Fill oder Polygon 
auf der Lötstopplage erzeugen, mit welchem man die Stege beseitigt. Es 
ist bei AD überhaupt kein Problem, wenn es zu Überlappungen zwischen Pad 
und händisch gezeichneten Strukturen kommt.

Bessere Leiterplattenhersteller spezifizieren aber sehr wohl die 
minimale Breite von Strukturen im Lötstopplack und auch die 
einzuhaltenden Abstände zu benachbartem Kupfer, z.B. bei KSG 
Leiterplatten:
https://www.ksg.de/files_db/1458648472_891__5.pdf

Autor: Alex (Gast)
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Andreas S. schrieb:
>
>> Verstehe ich das also richtig, dass man die Regel in Altium bezüglich
>> Lötstopplack ausstellen kann (oder die Strecke in der Regel entsprechend
>> kleiner setzen), wenn man mit fine Pitch SMD Bauteilen arbeitet?
>
> Nein, solch eine Regel muss natürlich unbedingt bestehen bleiben, um die
> zu dünnen Stege zu erkennen bzw. zu vermeiden! Allerdings sollte man bei
> problematischen Footprints dann einfach händisch ein Fill oder Polygon
> auf der Lötstopplage erzeugen, mit welchem man die Stege beseitigt. Es
> ist bei AD überhaupt kein Problem, wenn es zu Überlappungen zwischen Pad
> und händisch gezeichneten Strukturen kommt.
Okay, nun habe ich es verstanden. Habe manuell ein Polygon auf Top 
Solder und Bottom Solder bei den entsprechenden Pads gelegt.

Jetzt läuft der DRC auch ohne Fehler durch.

Vielen Dank für deine Erklärungen Andreas.

Gruß,
Alex

> Bessere Leiterplattenhersteller spezifizieren aber sehr wohl die
> minimale Breite von Strukturen im Lötstopplack und auch die
> einzuhaltenden Abstände zu benachbartem Kupfer, z.B. bei KSG
> Leiterplatten:
> https://www.ksg.de/files_db/1458648472_891__5.pdf
Gut zu wissen. Vielleicht sollte ich zur Sicherheit noch mal mit dem 
Hersteller direkt in Verbindung treten und nach deren Spezifikationen 
bezüglich Lötstopplack fragen.

Autor: Christian B. (luckyfu)
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Bist du dir sicher, daß die Pads so groß sein müssen? Ich befürchte da 
eher Lötprobleme, als wenn du sie kleiner machst. Anbei ein 0402 
Footprint aus meiner lib. die Pads sind 0,4 x 0,75mm bei 1,1mm Abstand. 
Damit habe ich weder bei Handbestückung noch bei Reflow ein Problem 
festgestellt.
Stopplackfreistellung ist umlaufend 0,05mm (50µm), was aktueller Stand 
der Technik ist.

Nochwas: mach das Polygon gleich in der Bibliothek aufs Pad. Sonst musst 
du das bei jedem Bauteil auf der Platine händisch nachziehen...

: Bearbeitet durch User
Autor: Andreas S. (Firma: Schweigstill IT) (schweigstill) Benutzerseite
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Ganz exzellente (Vorlagen für eigene) Bibliotheken gibt es es von Ryan 
Rutledge, insbesondere auch für kleinen Standardgehäuse wie 0402, 0603, 
usw.:

https://github.com/Altium-Designer-addons/scripts-...

Autor: 6a66 (Gast)
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Christian B. schrieb:
> Bist du dir sicher, daß die Pads so groß sein müssen?

Bei uns ist beim 0402 in der Mitte noch problemlos 0,2mm Lötstopsteg und 
der wird auch so gefertigt.

rgds

Autor: Christian B. (luckyfu)
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Altium hat übrigens auch einen sehr guten IPC Footprint Generator. ich 
nutze den sehr oft und hatte bisher noch keinerlei Fertigungsprobleme.

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