JTAG Signale

Gast #4916242
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Hallo,

ich benutze einen Xilinx CPLD und habe die JTAG-Pins direkt an einen 
2x5-Wannenstecker angeschlossen.

Sind die während des Normalbetriebs floatenden JTAG-Pins ein 
Stabilitätsproblem? Wären Pullups/Pulldowns angebracht?

Außerdem habe ich den Xilinx XSVF-Player auf meinen ATmega portiert. 
Wegen Pin-Knappheit sollen mind. zwei Pins, welche mit den JTAG-Pins 
verbunden sind, auch andere Aufgaben übernehmen und an andere Pins 
angeschlossen werden.

Welche der JTAG-Signale lassen sich "deaktivieren"? Wenn ich bspw. TDI 
und TDO doppelt anschließe, wie müssen TCK und TMS geschaltet sein, 
damit (Fremd-)Signale auf TDI und TDO den CPLD nicht beeinflussen?
Gast #4916325
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Zur Klarstellung noch eine kleines Schaltung.

Während der Programmierung werden die JTAG-Pins des CPLD angesteuert. 
Den 245 stört das aufgrund der Restschaltung nicht.

Wenn nicht programmiert wird, möchte ich einige der Pins PD1 bis PD4 für 
andere Aufgaben nutzen, ohne den CPLD zu beeinflussen.

Mit welchen Pins geht das am besten? Wie muß ich die restlichen 
JTAG-Pins beschalten?
Angehängte Dateien:
Gast #5314268
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Olli Z. schrieb:
> Ist das per Definition so?
Das ist bei dem Chip so, auf den sich die XAPP bezieht.
Für alles andere würde ich im konkrete Datenblatt suchen.

> Ist damit dann auch der Ruhepegel auf HIGH definiert?
Ist das wichtig? Solange die Spannung nicht um Vcc/2 liegt, sollte der 
genaue Pegel egal sein.

Duke

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