Brauche Hilfe be dem FPGA Vergleich

[GS (chromosoma)]

Abend.

Ich will drei FPGA-SoC miteisender vergleichen. Hauptsächlich geht um 
die Grösse/Ausstattung.

1. FPGA-SoC von Altera:

Cyclone V SoC 5CSXFC6D6F31C6N
Dual Core ARM Cortex A9 (HPS)
110K  LE
5140 Kbit embedded memory
6 fractional PLL
2 hard memory controller
3.125G transceiver
112 Variable-precision DSP Block


2. FPGA SoC von Xilinx

Xilinx Zynq-7000 (XC7Z010-1CLG400C)
28,000 logic cells
240 KB Block RAM
80 DSP slices
On-chip dual channel, 12-bit, 1 MSPS analog-to-digital converter (XADC)
650 MHz dual-core Cortex™-A9 processor

3. FPGA SoC von Xilinx
Xilinx Zynq-7000 AP SoC XC7Z020-CLG484
85K logic cells
4.9 Mb Block RAM
220 DSP slices
On-chip dual channel, 12-bit, 1 MSPS analog-to-digital converter (XADC)


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Mein Problem ist, dass man die LE von Altera mit Logic cells nicht 
direkt vergleichen kann, deswegen wollte ich mal  ihre Schätzung 
bezüglich der Größe hören.

Könnt ihr bitte die drei FPGA nach Leistung/Ausstattung anordnen?
Mir scheint Cyclone V am leistungsfähigsten sein...

[Zoltan (Gast)]

Böser K. schrieb:
> Mir scheint Cyclone V am leistungsfähigsten sein...

Na hoffentlich ;-)
Der kostet das 3 - 4x von den anderen die Du als Vergleich heranziehst 
und das Gehäuse ist gigantisch:

5CSXFC6D6F31C6N
896 Pins (31x31)

Versus
XC7Z010-1CLG400C
400 Pins (17x17)


Also sinnvollerweise entweder kleinere Altera FPGAs, oder größere Xilinx 
FPGAs als Vergleich verwenden.

Der XC7Z030 wäre schon eher vergleichbar.

[Vancouver (Gast)]

Bei mittleren bis großen Designs ergibt sich bei uns meistens ein 
Verhältnis von 1 Xilinx Slice = 2 Altera LE, mit einer Varianz vom 
+-10%. Hängt aber vom Design ab. Bei sehr DSP-lastigen Designs kann das 
ganze völlig anders aussehen.

[Sym (Gast)]

Das Cyclone V ist deutlich größer. Im Endeffekt wählt man sein FPGA aber 
nicht nach Marketingzahlen, sondern man lässt selektiert nach 
benötigsten Schnittstellen vor (Speichercontroller, Transceiver, 
Hard-Macros) usw..

Schließlich füttert man das Synthesetool mit dem Wunschdesign und 
überprüft dann, a) wie voll das FPGA ist, b) wie es mit dem Timing 
aussieht. Typischerweise strebt man <80% Logik usage an, und >10% Timing 
Margin mit dem nahezu komplettem Design an, sodass man noch etwas 
Spielraum hat.

Der Vergleich 'Was ist besser' hat daher wenig Sinn, wenn man nicht ein 
konkretes Design im Auge hat. Für Design A mag Xilinx besser sein, für 
Design B Altera, und für C vielleicht auch Microsemi oder Lattice.

[Bitwurschtler (Gast)]

Vancouver schrieb:
> Bei mittleren bis großen Designs ergibt sich bei uns meistens ein
> Verhältnis von 1 Xilinx Slice = 2 Altera LE, mit einer Varianz vom
> +-10%

Das ist falsch, denn es gibt kein Xilinx-einheitliches Slice.

Je nach Baureihe (Spartan-3, Spartan-6, Xilinx, Serie7) werkelt im slice 
eine unterschiedliche Anzahl von FF, die LUT's wurden auch schon mal von 
4 auf 6 Inputs aufgepumpt. Und nicht alle Slices können als 
distributedRAM/SRL16 benutzt werden.
Dazu kommt das Xilinx asynchronen Reset in den FF nicht unterstützt, 
Altera dagegen schon - das kann je nach Codierung den Bedarf an LUT's 
deutlich steigern.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bitwurschtler schrieb:
> Dazu kommt das Xilinx asynchronen Reset in den FF nicht unterstützt,
> Altera dagegen schon
Und auch da kommt es wieder drauf an: die Flipflops der S3 und der S6 
Generation können entweder im synchronen oder im asynchronen Modus 
einfach und effizient beschaltet werden. Aber eben nicht kombiniert. 
Siehe dazu den User Guide 
https://www.xilinx.com/support/documentation/user_guides/ug384.pdf und 
den Beitrag "Re: Hardware mit VHDL "richtig" beschreiben."