Maximale Abtastrate mit FPGAs

Schnelle FPGA-Wandler (>1 GS/s) schliesst man über JESD2004 an. Analog 
devices hat da ein paar Beispiele;

http://www.analog.com/en/applications/landing-pages/001/jesd204-serial-interface-jedec-standard-data-converters.html

Dazu werden FPGA's von der leistungsklasse Virtex-6 eingesetzt
https://ez.analog.com/docs/DOC-14352

Mac G. schrieb:

> Lese nochmals was der TO vor hat.

Nö, ich lese jetzt nicht dem TO hinterher was er in irgendwelchen 
anderen Foren getippert hat. Ich formuliere eine Antwort auf seine Frage 
"*Maximale* Abtastrate" wobei ich Abtastrate auf ADC beziehe und deshalb 
auf kommerzielle FPGA-Lösungen verweise die mit den maximal schnellen 
ADC arbeiten die mir grad in den Sinn kommen.

C. A. Rotwang schrieb:
> Ich formuliere eine Antwort auf seine Frage
> "*Maximale* Abtastrate" wobei ich Abtastrate auf ADC beziehe

In diesem Fall bezieht sich die Abtastrate allerdings auf den 
1-Bit-Wandler des SERDES-Pins...

Je schneller der Transciever (GTP, GTX, GTH, GTZ, ...) desto höher auch 
die Abtastrate. Ob die Dinger dann noch für den geplanten Einsatz 
tauglich sind, darf bezweifelt werden.

Mit den SERDES an den 'normalen' IOs kommt man gut auf Zeitauflösungen 
besser 1 ns (Spartan 6).

Duke

Duke Scarring schrieb:

> Je schneller der Transciever (GTP, GTX, GTH, GTZ, ...) desto höher auch
> die Abtastrate. Ob die Dinger dann noch für den geplanten Einsatz
> tauglich sind, darf bezweifelt werden.

Ich bezweifle auch das das wegen der Signalstandards funktionieren kann.

Also so wie ich das verstehe sind die GTP LVDS -> also differential 
signaling, das zu quantisierende Signal aber single ended. (LVCMOS o.ä.) 
Da müsste also eh was per OPV o.ä. "angepasst werden", was aber die 
Zeitauflösung (Abtastzeitpunkt, zeitlicher Jitter der Abtastschwelle, 
Hysterese, Slew Rate) beeinflussen könnte.

Der TO klingt so als ob er es hochgenau möchte, da würde ich dann schon 
eher einen kommerziellen Sigma Delta Chip mit integrierten analog 
frontend einsetzen, statt was billig an einen FPGA-Pin der eigentlich 
für was anderes optimiert ist,  zu basteln.

Wenn ein single ended  (LVCMOS o.ä.) Signal  abzutasten ist, dann sollte 
man IMHO auch ein GPIUO wählen das signle ended abtasten kann, also 
einen passenden Schmitt-Trigger in der PAD-Logic hat. Und das wäre nach 
meinem Verständnis kein GTP-Pin.

C. A. Rotwang schrieb:
> Nö, ich lese jetzt nicht dem TO hinterher was er in irgendwelchen
> anderen Foren getippert hat.

Ich hatte den Text als link verwendet, um nicht zweimal Dasselbe zu 
schreiben.

Es geht um die Messung von Perioden zwischen 100kHz und 500kHz.
Ich will es so genau wie möglich, aber auch so klein wie möglich.
Das Signal ist digital, hat sicher etwas analoges Rauschen drauf und 
braucht einen Schmitt-Trigger. Den haben die FPGAs aber eigentlich.

Ich habe mich jetzt schlau gemacht: SER-DES geht bis etwa 1GB bei einem 
kleinen FPGA wie dem ATIX. Das würde wohl reichen.

>sehr genau in der Periode vermessen

Es geht um einen Frequenzzaehler ... Wo soll das Problem sein ? Weshalb 
soll man da schnell messen. Hochgenau bedeutet langsam messen.

>Duennwandiger Troll schrieb:
> Es geht um einen Frequenzzaehler ...
Woher weißt du das?

Naja. Periode bedeutet repetitiv. Repetitive fuer eine Periode bedeutet 
Frequenz. Fuer mich.
Sonst haette es Histogramm der Flankenabstaende heissen muessen. Kann 
natuerlich auch sein.

Nein, es sind schon die eizelnen Flankenabstände, weil das Signal sich 
ja dauernd ändert. Ich habe das mit einen Frequenzzähler mit 1GHz 
gemessen und bekomme solche Daten für die Werte und deren intervierte 
Ergebnisse (1Mio/x):

X. X. schrieb:
> Sag doch mal, > Wie genau muss es denn werden...
Faktor 1000

Jürgen S. schrieb:
> Kann es sein, dass das eine Frequenzmodulation ist?
"Pulsmoduldation" hiess es:

Beitrag "Re: Decimator-Schaltung für Puls-Datenstrom"