Hallo, liebe Forum-Gemeinde! Mein Name ist Irina und ich bin neu hier. Im Rahmen meines Studiums arbeite ich an der Entwicklung einer Echtzeit-Lokalisierungssystem mit Ultrawide Band (UWB) Technologie. Um die Synchronisation zwischen verschiedenen Receivern (Ankern) zu realisieren benutze ich einen gemeinsamen Clockgenerator (TCXO Oszillator 38,4 MHz) für alle Funkmodule der Receivern. Das Clocksignal soll dann über einen Repeater mit twisted pair (CAT5) Leitung zu den 3 Ankern verteilt werden. Zusätslich zum Clocksignal muss noch ein Sync-Signal (one Puls) von einem gemeinsamen Trigger zu den 3 Ankern auch synchron übertragen werden. beide Signale (Clock+Sync) sollen auf der gleiche Leitung (CAT5) übertragen werden, in dem ich das Sync-Signal und das Clocksignal in einem Clocksignal mit einem fehlenden Puls kombiniere (Siehe Anhang "Transmitter.png") und auf der Receiver-Seite den fehlenden Puls erkennen und daraus das Clocksignal und den Triggerimpuls zurückgewinnen (Receiver.png). Mein Gedanke war, CLK direkt auf ein UND-Gatter Eingang und das Sync-Signal negiert auf der andere UND-Gatter Eigang zu geben. Das UND-Glied würde dazu führen, dass der Ausgang vom UND auf Low bleibt wenn der Triggerimpuls kommt und so bekomme ich ein Clocksignal mit einem fehlenden Puls. Aber das kann dann nur funktionnieren wenn die Periodendauer von Clock Signal und Sync Signal synchrone sind. Ich möchte euch fragen ob es ein vernünftiger Weg gibt, um das Problem bei 38,4 MHz (Clockfrequenz) zu lösen. Also einen Clock Signal mit einem fehlenden Puls auf der Transmitter-Seite zu senden und diesen auf der Receiver-Seite zu erkennen. Vielen Dank für alle Tipps! Gruß Irina
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Irina B. schrieb: > Mein Gedanke war, CLK direkt auf ein UND-Gatter Eingang und das > Sync-Signal negiert auf der andere UND-Gatter Eigang zu geben. Das > UND-Glied würde dazu führen, dass der Ausgang vom UND auf Low bleibt > wenn der Triggerimpuls kommt und so bekomme ich ein Clocksignal mit > einem fehlenden Puls. Aber das kann dann nur funktionnieren wenn die > Periodendauer von Clock Signal und Sync Signal synchrone sind. hätte ich jetzt auch so gemacht. Eventuell noch die Propagation-Delays kompensieren, indem "Pseudo"-Gates in den Signalpfad geschleust werden. Woher kommt den der Clock? Generierst du diese in einem FPGA/CPLD? Ev. kommst du mit Transmission-Gates, oder mit simplen Flip-Flops schon weiter.
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Hallo Patrick, Danke für deine schnelle Antwort. Das Clocksignal kommt aus einem TCXO-Oszillator mit 38,4 MHz. Ich habe an D-Flip Flop Glied gedacht. Es könnte dafür sorgen dass die Clck-und Triggerperiode synchrone werden (siehe Anhang). Aber wenn wir seine Bearbeitungszeit betrachten (mind. 10ns) und die ganze Propagationszeiten von der Leitungen zwischen die ICs bleibt die Frage. Wäre das realisbar im Nanosekundenbereich? gibt es noch eine andere Lösung?
>Zusätslich zum Clocksignal muss noch ein Sync-Signal (one Puls) von >einem gemeinsamen Trigger zu den 3 Ankern auch synchron übertragen >werden. Dann nutze dafür getrennte Leitungen. >beide Signale (Clock+Sync) sollen auf der gleiche Leitung (CAT5) >übertragen werden, in dem ich das Sync-Signal und das Clocksignal in >einem Clocksignal mit einem fehlenden Puls kombiniere (Siehe Anhang >"Transmitter.png") und auf der Receiver-Seite den fehlenden Puls >erkennen und daraus das Clocksignal und den Triggerimpuls zurückgewinnen >(Receiver.png). Das kann man machen, ist aber gerade für den Empfänger eher aufwändig. Denn dann braucht man eine PLL, um aus dem Takt mit Synchronlücke wieder einen durchlaufenden Takt zu machen. Das macht man aber nur, wenn es absolut nötig ist. >Mein Gedanke war, CLK direkt auf ein UND-Gatter Eingang und das >Sync-Signal negiert auf der andere UND-Gatter Eigang zu geben. Das >UND-Glied würde dazu führen, dass der Ausgang vom UND auf Low bleibt >wenn der Triggerimpuls kommt und so bekomme ich ein Clocksignal mit >einem fehlenden Puls. In Prinzip ja, praktisch erzeugt man damit aber mal ganz fix einen Glitch. Siehe auch Taktung FPGA/CPLD. > Aber das kann dann nur funktionnieren wenn die >Periodendauer von Clock Signal und Sync Signal synchrone sind. Logisch. Und wenn das Taktsignal und das Sync-Signal aus einer gemeinsamen Logik kommen (FPGA/CPLD), kann man dort auch gleich das richtige Signal direkt generieren. Ohne Glitch. >Ich möchte euch fragen ob es ein vernünftiger Weg gibt, um das Problem >bei 38,4 MHz (Clockfrequenz) zu lösen. Also einen Clock Signal mit einem >fehlenden Puls auf der Transmitter-Seite zu senden und diesen auf der >Receiver-Seite zu erkennen. Gibt es, siehe oben.
Evtl. könntest Du Dein Flip-Flop auf die fallende Flanke triggern, dannn stören Dich die Verzögerungen nicht so.
Irina B. schrieb: > Ich habe an D-Flip Flop Glied gedacht. [...] Aber wenn wir > seine Bearbeitungszeit betrachten (mind. 10ns) SN74AUC1G74 hat max. 1,2 ns. (Welche Spannung benutzt du denn?) Für die Verzögerung könnte man irgendein Gate als Puffer einbauen.
Hallo Falk,
Danke für deine Antwort.
> Dann nutze dafür getrennte Leitungen
Das Clock und Sync-Signal sollen auf 3 Meter Leitung übertragen werden.
Dafür soll das RechteckClocksignal (CMOS) in LVDS moduliert
(LVDS-Modulator) und verteilt (LVDS-Repeater) werden dann über die 3
Meter Leitung übertragen und schließlich soll es bei der Receiver-Seite
über einen Jitter Cleaner verbessert und in CMOS demoduliert
(LVDS-Demodulator) werden. Das alles weil das LVDS robuster (bei langen
Strecken Übertragung) gegen Störungen wäre. Jetzt und Um die ganzen ICs
und Leitung (CAT5) für Sync-Signal zu sparren sollen beide auf gleicher
Leitung übertragen werden.
@Clemens L. (c_l) >> Ich habe an D-Flip Flop Glied gedacht. [...] Aber wenn wir >> seine Bearbeitungszeit betrachten (mind. 10ns) >SN74AUC1G74 hat max. 1,2 ns. (Welche Spannung benutzt du denn?) >Für die Verzögerung könnte man irgendein Gate als Puffer einbauen. MÖÖÖÖP! Falsch! Einen Glitch verhindert man nicht durch schnelle Gatter oder Delays sondern durch das richtige Logikkonzept!
@ Irina Bobic (irina92) >> Dann nutze dafür getrennte Leitungen >Das Clock und Sync-Signal sollen auf 3 Meter Leitung übertragen werden. >Dafür soll das RechteckClocksignal (CMOS) in LVDS moduliert >(LVDS-Modulator) und verteilt (LVDS-Repeater) werden dann über die 3 >Meter Leitung übertragen und schließlich soll es bei der Receiver-Seite >über einen Jitter Cleaner verbessert und in CMOS demoduliert >(LVDS-Demodulator) werden. Kann man machen, wenn gleich der Jitter-Cleaner wohl eher entbehrlich ist. CAT5 Kabel gibt es überall und hat 4 Adernpaare. Problem gelöst. > Das alles weil das LVDS robuster (bei langen >Strecken Übertragung) gegen Störungen wäre. Naja, 3m sind noch nicht sooo lang, das geht auch noch mit Single Ended CMOS. Da man dort dann aber auch pro Signal eine Ader braucht, spart man nix gegenüber differentiellem LVDS. > Jetzt und Um die ganzen ICs >und Leitung (CAT5) für Sync-Signal zu sparren sollen beide auf gleicher >Leitung übertragen werden. Meine Antwort ändert sich dadurch nicht ;-)
Hallo Fop und Clemens , das mit einem gettrigerten Flip-Flop auf die fallende Flanke scheint eine gute Idee zu sein (So hätte ich 13ns als mögliche Wartezeit bis das Sync-signal in UND-GATER ankommt). ich werde diese Lösung mit dem SN74AUC1G74 testen. @Clemens: Ich benutze 3,3 V Spannung. @Falk : PLL scheint die richtige IC für die Taktrückgewinnung zu sein. Ich mache mich schlau Danke euch Gruß Irina
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Hallo nochmal, ich brauche für mein Konzept ein IC das jedesmal nach mindestens 1s von START (Spannungsversorgung) nur ein Puls (Siehe Anhang) mit einer bestimmten Puls-breite von ungefähr 10ns bis 20ns generiert. Vielen Dank für alle Tipps! Gruß Irina
Wenn dieser Sync Puls nur ein einziges Mal (nach dem Start) übertragen wird, hätte ich noch eine andere Idee: CLK einfach beim Gerätestart 1s lang "muten", und alle deine Receiver synchronisieren sich auf die erste eintreffende CLK Flanke.
Falk B. schrieb: > In Prinzip ja, praktisch erzeugt man damit aber mal ganz fix einen > Glitch. Wozu einen Glitch erzeugen? Der aufs UND-Gatter geführte Takt muss gegenüber dem Austastpuls natürlich etwas verzögert werden.
@W.A. (Gast) >> In Prinzip ja, praktisch erzeugt man damit aber mal ganz fix einen >> Glitch. >Wozu einen Glitch erzeugen? Nicht wozu, sondern warum! Den Glitch erzeugt man ja nicht absichtlicht! >Der aufs UND-Gatter geführte Takt muss gegenüber dem Austastpuls >natürlich etwas verzögert werden. Klar, und dazu nehmen Experten wie du einfach mal ein RC-Glied. Das ist auch ganz sinnvoll auf einem IC wie FPGAs etc. . . Aber Hauptsache mal wieder geschwätzt.
Verzögerungsglieder glitchen nicht, wenn sie aus RC-Gliedern zusammengesteckt werden. Zur Sicherheit könnte auch noch ein nichtinvertierender Schmitt-Trigger dahinter geschaltet werden, dann ist alles wieder im Lot. Bei kurzen Verzögerungszeiten im Nanosekundenbereich ist das aber nicht unbedingt erforderlich.
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