Hallo! Hat jemand funktionierende ltSpice-beispiele für DRAM- und SRAM-Zellen (MosFET) und mag diese teilen? Wenn man im inet sucht findet man immer nur die Grundbausteine, die beiden Datenleitungen, in Mosfet-Symbol und ein Kondeensator.. Danke! Mike
hat wirklich niemand ein Beispiel oder auch nur die Werte, die ich in solch einer http://www.iue.tuwien.ac.at/phd/entner/node34.html oder solch einer https://en.wikipedia.org/wiki/Memory_cell_(computing)#Implementation Schaltung nehmen muss Also welcher Typ Mosfet (2N7000 ?) und welcher Kondesnator und welche Spannungen?
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Gut, dann werfe ich mal einen (nicht funktionierenden) Vorschlag in die Runde. soweit ich verstanden habe, ist die Wordleitung zum Lesen da, ein Highpegel hier gibt den gespeicherten Wert der Zelle auf die Bitleitung. ein Highpegel auf beiden Leitungen setzt die Zelle auf logisch high. Vbl = Spannung (bit-Line) Vwl = Spannung (word-line) C1 ist ein Tantal 1µ 10V Die Wordline wird zum Lesen bei 5.1ms auf 3V gesetzt, Zelle müsste leer sein, bit-line gibt aber ein high-Pegel zurück... Beim Setzen der bit-line auf 1 bei 10.1m passiert erstmal nix, korrekt. Beim zweiten Setzen der Wordline bei 10.31ms wird die Zelle auf logisch 1 (3V) gesetzt, geschrieben. Dann beides auf 0 und zum Lesen bei 10.61m die Wordline auf 1, dann zeigt auch die bitline die korrekte logische 1.
In der Schaltung Mike B. schrieb: > https://en.wikipedia.org/wiki/Memory_cell_(computing)#Implementation ist zwar ein jFET als Schalter gezeichnet. Aber in allen DRAM, die ich gesehen habe, sitzen an der Stelle MOSFETs. Der jFET in deiner Simu - sperrt nicht bei 0V - lässt bei angesteuerter WL einen Strom durchs Gate auf die BL fließen Zwei Gründe, warum die Simu nicht funktionieren kann. Also: ersetze den jFET durch einen passenden n-Kanal MOSFET. Als ich zum letzten Mal was mit dem Thema zu tun hatte waren typische Werte - für die Zellkapazität: ~25fF - für die BL-Kapazität: ~ das 10-fache davon (250fF) In der nmos-Auswahlliste von LTSpice stehen nur diskrete MOSFETs. Davon wird natürlich keiner in der Simu eines integrierten FETs im DRAM funktionieren. Die parasitären Kapazitäten des diskreten FETs liegen Größenordnungen über der Speicherkapazität des DRAMs. Außerdem sind das wohl alles vertikale MOSFETs, die für eine Datenpolarität in deiner Speicherzelle nicht sperren (Zelle entlädt sich über Substratdiode des vertikalen FET). Wenn du mit realistischen Parametern simulieren willst müsstest du für den FET also ein eigenes Modell zusammenschustern oder irgendwo Daten zur Modellierung eines integrierten FETs finden.
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Ich habs mit nem 2N7002 simuliert, mit einer Zellkapazität von 1pF, das ist das Kleinste was ich auf die Schnelle bei Reichelt finden konnte. Für mich siehts so brauchbar aus, obwohl es winzige Spitzen am Kondensatorstrom gibt. Danke für die Hinweise! vlt sollte ich denen bei WIKI mal sagen dass die Schaltung Müll ist. edit: quatsch, die Schaltung geht noch immer nicht: bei Setzen der word-line bei 10.61m sollte die bit-line den gesetzten Wert ausgeben, tut sie aber nicht, nur der Kondensator wird entladen ohne Auswirkung auf den Pegel der bit-line.
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Mike B. schrieb: > edit: quatsch, die Schaltung geht noch immer nicht: bei Setzen der > word-line bei 10.61m sollte die bit-line den gesetzten Wert ausgeben, > tut sie aber nicht Kann die Schaltung auch nicht. Die bit-line (das Potential Vbl) wird weiterhin durch die Spannungsquelle Vbitline definiert welche Vbl=0V definiert ausgibt. Um das zu ändern müsste die Spannungsquelle Vbitline zur Lese-Zeit hochohmig geschaltet werden (also abgesteckt werden). In der Simulation kannst du das erreichen indem du zwischen Spannungsquelle Vbitline und Vbl noch einen Widerstand R1 einfügst mit dem Wert "R=if(time<10.51m, 1, 1000Meg)". Bedeutet vor der Zeit 10.51m ist der Wert 1 Ohm (verbunden) nach der Zeit ist Vbitline und Vbl praktisch nur noch über 1GOhm verbunden (also praktisch hochohmig).
Mike B. schrieb: > quatsch, die Schaltung geht noch immer nicht Die parasitäre Kapazität zwischen WL und BL (die Gate-Source Kapazität deines 2N7002) ist viel größer als die Speicherkapazität: wenn du die WL öffnest siehst du primär das kapazitive Überkoppeln vom Gate, der Einfluss der Speicherkapazität ist dagegen vernachlässigbar. Zudem kann deine Zelle keine positiven Pegel speichern - die entladen sich über die Substratdiode des 2N7002. Wenn du das Ganze nicht nur simulieren sondern auch aufbauen willst (warum sonst wäre es relevant, welche Bauteile es bei Reichelt gibt), dann musst du einen FET suchen, bei dem der Substratanschluss nicht mit der Source verbunden ist sondern als Extra-Pin herausgeführt (den du dann auf 0V legen kannst). Außerdem kannst du dann nicht annähernd erwarten, dass du im makroskopischen, diskreten Aufbau annähernd vergleichbare Parameter hinkriegst wie im integrierten Aufbau innerhalb des ICs. Wenn das beides korrigiert wäre, gilt weiter was void gesagt hat: um eine BL auszulesen braucht man an deren Ende keine Spannungsquelle, sondern man braucht einen Sense-Amplifier. Der betrachtet im Normalfall das Differenzsignal aus zwei BLs (eine, bei der eine Zelle zugeschaltet wurde, und eine Referenz-BL, bei der keine Zelle aktiviert wurde). Die BLs müssen vor dem Auslesen geprecharged werden, um das gleiche Potential zu haben (typisch die halbe "Betriebsspannung"). Beim Öffnen der Zelle verschiebt sich dann die Spannung einer der beiden BLs ein klein wenig (entsprechend den Kapazitätsverhältnis von Zelle zu BL). Der Senseamp musst dann zum richtigen Zeitpunkt nach dem Öffnen der WL aktiviert werden, so dass er diese kleine Differenzspannung auf die volle Betriebsspannung verstärkt.
Hier noch ein Link, in dem du dir etwas detaillierter die Spannungsverläufe beim Auslesen einer Zelle anschauen kannst: jsts.org/html/journal/journal_files/2007/06/1_p67~p75_Hee%20bok%20kang_J STS.pdf
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void schrieb: > In der Simulation kannst du das erreichen indem du zwischen > Spannungsquelle Vbitline und Vbl noch einen Widerstand R1 einfügst mit > dem Wert "R=if(time<10.51m, 1, 1000Meg)". Bedeutet vor der Zeit 10.51m > ist der Wert 1 Ohm (verbunden) nach der Zeit ist Vbitline und Vbl > praktisch nur noch über 1GOhm verbunden (also praktisch hochohmig). Beuth ersetzt in Elektronik Bd. 4 "Digitaltechnik" (7. Auflage 1990) den zeitabhängig gesetzten Widerstand gegen ein weiteres MosFET, welches extra angesteuert wird. siehe Bild Allerdings benötigt man dann weitere Steuerleitungen. Komisch finde ich jedoch, dass die gezeigten Schaltungen aus dem dritten und dem fünften Post überall im Inet kursieren, google mit DRAM Mosfet bzw. FET gibt genau diese Bilder massenweise aus, obwohl sie ganz offensichtlich falsch sind... Welche FETs sind noch im Angebot, bei denen Substrat extra rausgeführt wird?
Mike B. schrieb: > Komisch finde ich jedoch, dass die gezeigten Schaltungen aus dem dritten > und dem fünften Post überall im Inet kursieren, (...) > obwohl sie ganz offensichtlich falsch sind... Ganz offensichtlich verstehst du einen Teil diese vereinfachte Darstellung nur nicht. - Die Bit-Leitung einer Speicherzelle ist Kontext-Abhängig mal ein Eingang (Schreiben) und mal ein Ausgang (Lesen). Und ja, zwischen Lesen und Schreiben selektiert (=ausgewählt) werden. Das steht in deinem Bild aus dem Beuth klarer drin... Ansonsten gilt was Achim schon gesagt hat: Ein Aufbau einer Speicherzelle mit diskreten Bauteilen (FET) dessen parasitäre Kapazität(en) zum Größenordnungen über der Kapazität der Speicherzelle liegt ist nicht sonderlich sinnvoll.
void schrieb: > Ganz offensichtlich verstehst du einen Teil diese vereinfachte > Darstellung nur nicht. > - Die Bit-Leitung einer Speicherzelle ist Kontext-Abhängig mal ein > Eingang (Schreiben) und mal ein Ausgang (Lesen). Und ja, zwischen Lesen > und Schreiben selektiert (=ausgewählt) werden. Das habe ich ja schon in der ersten Schaltungsanalyse im dritten Post so beschrieben. > Ansonsten gilt was Achim schon gesagt hat: > Ein Aufbau einer Speicherzelle mit diskreten Bauteilen (FET) dessen > parasitäre Kapazität(en) zum Größenordnungen über der Kapazität der > Speicherzelle liegt ist nicht sonderlich sinnvoll. Und wieso wird diese nicht funktionierende Schaltung dann überall so veröffentlicht?
Vereinfachung zu einer schematischen Darstellung aus didaktischen Gründen. Oder: Nicht alles was wie ein Schaltplan aussieht ist auch einer. Das ist auch kein Schaltplan, aber die Darstellung zeigt eben mit gewisser Abstraktion/Vereinfachung was um die Speicherzelle herum noch dazu gehört. Erklärt aber nicht wie du jetzt einen Sense-Amplifier usw. als Schaltung baust. https://en.wikipedia.org/wiki/Dynamic_random-access_memory#/media/File:Square_array_of_mosfet_cells_write.png
Mike B. schrieb: > Welche FETs sind noch im Angebot, bei denen Substrat extra rausgeführt > wird? Anscheinend gar keiner, der letzte n-Channel mit ausgeführtem Substrat-Anschluss war wohl der BSS83 von NXP. Und den gibts anscheinend fast nirgendwo mehr, nur hier https://www.ebay.de/itm/2PCS-BSS83-MOSFET-N-CH-10V-50MA-SOT-143B-LOT-OF-2PCS/191928793642?hash=item2cafd8fa2a:g:-mEAAOSwdpxUU3dt wird er noch angeboten. Hat jemand noch Restposten rumzuliegen?
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So, ich habe nun nochmal einen MosFET-Schalter in die bitline eingefügt. spiegelbildlich zu diesem hier http://www.eeng.dcu.ie/~ee201/06_memory_INC.pdf Abschn. 6.2 Seite 9 Ich habe die Zell-Kapazität bereits auf 1nF erhöht und sehe auch am Zeitpunkt 3.6m beim raise der wordline (also Zeile und Spalte selektiert) einen leichten Anstieg auf der Datenleitung, allerdings nur marginal. Bild 1 Interessant ist der Zeitpunkt bei 3ms, beim raise der Datenleitung bei gewählten bit+word-Leitung, also zum Schreiben in die Zelle. Diesen Ausschnitt bei 3ms habe ich in Bild 2 nochmals vergrößert. Bei 3.005ms wird der höchste Strom über C1 mit 285µA erreicht. Wieso bricht jedoch der Ladevorgang des Elkos (?) beim Zeitpunkt 3.0058ms bei Erreichen der Vio von etwa 1.362V ein? Ab 3.1ms wird die Zelle bei weiterhin anstehendem Logik1-Pegel auf der Datenleitung auf der bitline abgetrennt. Würde ich den Logik-Pegel bei gewählter bit+wordline auf 0 setzen würde ich die Zelle ja wieder auf Logik-0 schreiben. Jedenfalls scheint die Ladung von C1 sich im Moment des Abschaltens der bitline wieder über Drain von M1 zu entladen. Muss ich die Zelle tatsächlich auch von der wordline nehmen bevor ich den Schreibimpuls auf der Datenleitung auf 0 zurücksetze?
Mike B. schrieb: > Wieso bricht jedoch der Ladevorgang des Elkos (?) beim Zeitpunkt > 3.0058ms bei Erreichen der Vio von etwa 1.362V ein? Weil du einen 2N7002 für die Simu verwendest und dessen Gate nur mit 3V aufsteuerst. Im Modell dieses FETs ist die Gate-Source-Schwellspannung mit 1,6V angegeben. Sobal die Source also ~1,6 V unter der Gatespannung ankommt, sperrt dieser FET. Mike B. schrieb: > Ab 3.1ms wird die Zelle bei weiterhin anstehendem Logik1-Pegel auf der > Datenleitung auf der bitline abgetrennt. Sorry, aber ich blicke in deiner Simu nicht die Bohne durch. Man kann die Details der Kurven kaum erkennen, und die Benennungen der Netze erschließt sich mir nicht. Wieso ist Vbl jetzt auf einmal ein Steuersignal, das auf das Gate eines FET geht? Wo ist die Spannung der Speicherzelle zu sehen? Speichern könnte diese Zelle jedenfalls nur Nullen, keine High-Pegel. Wie schon zwei mal geschrieben: Achim S. schrieb: > Zudem kann deine Zelle keine positiven Pegel speichern - die entladen > sich über die Substratdiode des 2N7002. Mike B. schrieb: > Und wieso wird diese nicht funktionierende Schaltung dann überall so > veröffentlicht? DRAMs gehören zu den am höchsten optimierten Schaltungen überhaupt (weil nirgendwo anders so viele Transistoren verkauft werden und weil kaum irgendwo anders der Konkurrenzdruck so hoch ist). Wie void schon geschrieben hat: die schematische Darstellung des Funktionsprinzips, die du irgendwo im Internet auf zwei Powerpoint-Folien findest, hat mit der tatsächlichen Schaltung erst mal wenig zu tun. Die von dir gefundenen Beispiele sind nur Erklärungshilfen, keine irgendwie vernünftig dimensionierten Schaltungsbeschreibungen. Du könntest dir die FETs dort auch durch ideale Schalter ersetzt denken. In der Simu hast du aber keine idealen Schalter sondern Modelle von realen FETs. In dem Artikel, den ich heute morgen verlinkt hatte, sind zumindest mal tatsächlich verwendete Schaltungen gezeigt. Aus dem Text kannst du etwas über die Parameter der verwendeten Transistoren ablesen. Deren Schwellspannung steht im Text, die Betriebsspannungen für die Datenleitungen und für die "Schalter" (Wordline und Trennschalter vor den Sensamps) kannst du in den Simus ablesen. Wenn dir die Fragestellung wichtig genug ist: versuch das dort beschriebene nachzuvollziehen bzw. suche dir andere Quellen mit ähnlichem Realitätsgrad. Dann baue dir in LTSpice ein passendes Transistormodell (LTSpice kann auch MOSFETs mit separatem Bulk-Anschluss verarbeiten, findest du in der Online-Hilfe zu MOSFET). Wenn du weiter das Modell mit dem 2N7002 bearbeiten willst: versuche zu verstehen, was in der jeweiligen Situation mit dem FET passiert. Du erwartest von dem FET derzeit einfach, dass er sich wie ein idealer Schalter verhält. Aber überlege dir selbst, wie die Spannungen an Gate, Drain und Source im jeweiligen Zeitpunkt sind und warum der FET dann etwas anderes machen musst, als du dir wünschst. Dann beantworten sich viele deiner Fragen von selbst (und der Lerneffekt stellt sich ein).
Eigentlich müsstest Du den Sense Amp mitsimulieren. Aus der
Speicherzelle kommt ja nur ein winziger Peak raus. Der Leseverstärker
nimmt den auf und zieht die Leitung dauerhaft in die entsprechende
Richtung. Auf diese Weise wird auch der Kondensator nach dem Lesen
direkt wieder nachgeladen ("refreshed").
soul e. schrieb: > Eigentlich müsstest Du den Sense Amp mitsimulieren. Aus der > Speicherzelle kommt ja nur ein winziger Peak raus. Der Leseverstärker > nimmt den auf und zieht die Leitung dauerhaft in die entsprechende > Richtung. Auf diese Weise wird auch der Kondensator nach dem Lesen > direkt wieder nachgeladen ("refreshed"). Sollte der winzige peak bei 3.6ms im linken Bild meines posts vom 4.11. 17:36Uhr der hellblauen vio-Leitung das sein was du meinst?
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Mike B. schrieb: > Sollte der winzige peak bei 3.6ms im linken Bild meines posts vom 4.11. > 17:36Uhr der hellblauen vio-Leitung das sein was du meinst? ich tippe eher darauf, dass das kapazitives Überkoppeln von der WL ist. Denn die Zelle hat zu dem Zeitpunkt die 1 schön größtenteils vergessen, weil... Achim S. schrieb: > Zudem kann deine Zelle keine positiven Pegel speichern - die entladen > sich über die Substratdiode des 2N7002. Als Starthilfe für dich im Anhang eine halbwegs funktionale Simu einer DRAM-Zelle. Bei 25ns wird MDQ-Switch geöffnet, der Sensamp wird von den externen Daten von einem zuvor undefinierten Pegel auf 1 überschrieben, die Zelle folgt der BL mit ein paar ns Verzögerung. Ab 65 ns wird die Zelle von der BL getrennt, danach kommt der Prechargepulse auf den Equalizer, der die BLs für das nächste Sensen vorbereitet. Bei 150ns wird die WL wieder geöffnet, die Zelle verschiebt das Potential der BL um einige 10mV, der Sensamp wird gestartet und verstärkt das Zellsignal (und refresht die Zelle). Bei 270 ns kommt dann wieder ein MDQ-Pulse, den die BLs (und verzögert die Zelle) auf 0 umschreibt. Du kannst die pwl-Einträge der Steuerspannung weiterführen, um das Lesen der 0 zu simulieren.
Achim S. schrieb: > Als Starthilfe für dich im Anhang eine halbwegs funktionale Simu einer > DRAM-Zelle. Vielen Dank für die Starthilfe! Das sieht schon recht kompliziert aus. Neun Mosfets für eine einzige Zelle. Das sieht man, wie irreführend "falsch" die ganzen im Internet veröffentlichten Schaltungen für die Mosfet-DRAM-Zelle sind, da kommen die meisten mit einem Mosfet pro Zelle aus und dies wird dort auch als Vorteil gegenüber einer 6Transistor-TTL-DRAM-Zelle extra so erläutert. Allerdings werden die dortigen DRAM-Zellen auch alle mit normalen MOS gezeichnet. Alle MOS in deiner Schaltung sind Typen mit extern ausgeführtem Substrat-Anschluss. Wie ich scon oben schrieb, wird i.M. anscheinend kein einziger entsprechender Typ auf dem Markt angeboten. Mit den Abkürzungen in deiner Schaltung bin ich etwas überfordert. MDQ EQ SAP SAN? Wofür braucht es eine vbithalve?
Mike B. schrieb: > Das sieht schon recht kompliziert aus. Neun Mosfets für eine einzige > Zelle. Dafür braucht jede weitere Zelle dann nur noch einen weiteren MOSFET. Ein 64kbit-DRAM enthält mehr als nur die 65536 Speichertransistoren. > Das sieht man, wie irreführend "falsch" die ganzen im Internet > veröffentlichten Schaltungen für die Mosfet-DRAM-Zelle sind, da kommen > die meisten mit einem Mosfet pro Zelle aus Die Zelle ist das wo Zelle dransteht. Die besteht aus einem Transistor und einem Kondensator. Der Rest ist Ansteuerung. > Alle MOS in deiner Schaltung sind Typen mit extern ausgeführtem > Substrat-Anschluss. Wie ich scon oben schrieb, wird i.M. anscheinend > kein einziger entsprechender Typ auf dem Markt angeboten. Kauf Dir einen uPD4164 und säg den auseinander. Jeder Chiphersteller kannsolche Transistoren produzieren. Einzeln gibt es sie natürlich nicht, genausowenig wie die 30 Femtofarad-Elkos.
Mike B. schrieb: > Neun Mosfets für eine einzige > Zelle. Das hat soul eye schon richtig kommentiert: die 9 Transistoren braucht man zwar für den Senseamp und dessen Ansteuerung, aber ein Senseamp kann nicht nur eine Zelle bedienen sondern viele (z.B. typ. 256). Also braucht man auch hier pro Zelle im wesentlichen einen Transistor und eine Kapzität (während ein SRAM 6 Transistoren braucht). Aber um auf den Inhalt der Zelle zugreifen zu können kommt noch etwas Overhead an Transistoren dazu (beim DRAM genau so wie beim SRAM). Ein 1GBit DRAM hat also nicht 1G Transistoren, sondern ein paar Prozent mehr. Mike B. schrieb: > Mit den Abkürzungen in deiner Schaltung bin ich etwas überfordert. > MDQ EQ SAP SAN? > Wofür braucht es eine vbithalve? vBLHalve ist die halbe Bitline-Spannung (bzw. halbe Zellspannung). Bevor der Senseamp die Zelle ausliest wird das BL-Pärchen erst auf diese Spannung vorgeladen, damit ein definierter Startpunkt da ist, wenn die Zelle geöffnet wird. (d.h. die BLs und der Senseamp werden "geprecharged".) SAN und SAP sind die "Steuersignale" für den Senseamp. Bevor er sensen soll liegen beide auf vBLhalve (und alle FETs im Senseamp sperren). Sobald die Zelle geöffnet wurde und das BL-Potential leicht verschoben hat, werden SAN und SAP aktiviert (SAN -> 0V, SAP -> VBL). Damit beginnt der Senseamp zu arbeiten und die kleine Spannugnsdifferenz auf dem BL-Pärchen wird hochverstärkt (und in die Zelle zurückgeschrieben). EQ steuert die Transistoren, die das Prechargen der BL übernehmen. MDQ steuert in der Simu die Transistoren, die den Senseamp an den Datenpfad schalten. In der Simu ist das beim Schreibzugriff gezeigt (d.h. die Leitungen vom Datenpfade werden kräftig getrieben und kippen den Senseamp in die benötigte Richtung). So ähnlich passiert es auch beim Lesen, nur dass da die Leitungen des Datenpfads nicht kräftig getrieben werden sondern ihrerseits wieder "geprecharged" sind und vom Senseamp aus getrieben werden. Mike B. schrieb: > Alle MOS in deiner Schaltung sind Typen mit extern ausgeführtem > Substrat-Anschluss. Wie ich scon oben schrieb, wird i.M. anscheinend > kein einziger entsprechender Typ auf dem Markt angeboten. Ja, stimmt schon. Aber die Zelle über die Substratdiode kurzzuschließen ist halt trotzdem keine Option. Was ist denn das Ziel deiner Aktion? Willst du wirklich einen "makroskopisches" Modell einer DRAM-Zelle nachbauen? Zur Not findest du passende FETs in Analogschaltern verbaut.
Achim S. schrieb: > Mike B. schrieb: >> Neun Mosfets für eine einzige >> Zelle. > > Das hat soul eye schon richtig kommentiert: die 9 Transistoren braucht > man zwar für den Senseamp und dessen Ansteuerung, aber ein Senseamp kann > nicht nur eine Zelle bedienen sondern viele (z.B. typ. 256). Also > braucht man auch hier pro Zelle im wesentlichen einen Transistor und > eine Kapzität (während ein SRAM 6 Transistoren braucht). Aber um auf den > Inhalt der Zelle zugreifen zu können kommt noch etwas Overhead an > Transistoren dazu (beim DRAM genau so wie beim SRAM). Ein 1GBit DRAM hat > also nicht 1G Transistoren, sondern ein paar Prozent mehr. Ja ist richtig, mir war nur nicht klar wie der einzelne SenseAmp ne ganze Reihe von Zellen abgreifen kann. > Was ist denn das Ziel deiner Aktion? Willst du wirklich einen > "makroskopisches" Modell einer DRAM-Zelle nachbauen? Zur Not findest du > passende FETs in Analogschaltern verbaut. Ja, ich würde gern eine DRAM-Zelle diskret aufbauen. Transistor oder FET wäre mir dabei egal. Aber mit FETs komme ich hier offensichtlich nicht weiter.
Mike B. schrieb: > Aber mit FETs komme ich hier offensichtlich nicht > weiter. Wie gesagt: in Analogschaltern findest du jede Menge passend verbauter FETs, bei denen das Substrat nicht an der Source angeschlossen ist sondern an der passenden Versorgungsspannung. https://www.digikey.de/products/de/integrated-circuits-ics/interface-analog-switches-multiplexers-demultiplexers/747?k=analog%20switch Meist sind darin pFET und nFET als Passgate parallel geschaltet, aber es gibt auch welche nur mit nFET.
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