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Forum: Platinen Altium Bauteil auf Raster ausrichten


Autor: Niine (Gast)
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Hallo,

wenn ich im Eagle STRG halte und auf das Bauteil drücke, dann richtet es 
sich am aktuellen Raster aus.

Weiss jemand von euch wie ich das gleiche in Altium hinbekomme?

Danke,
Niine

Autor: fft (Gast)
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Bauteil markieren, dann die Tasten a und d

Alternativ Strg+Ctrl+D

Autor: Wühlhase (Gast)
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Oder einfach das Teil verschieben, dann hängt es sich an den nächsten 
Rasterpunkt.

Autor: Niine (Gast)
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Wühlhase schrieb:
> Oder einfach das Teil verschieben, dann hängt es sich an den nächsten
> Rasterpunkt.

Ahh, jetzt hab ich verstanden. Je nachdem an welchem Punkt man das 
Bauteil anfasst, dieser orientiert sich am Grid.

Danke, klappt jetzt :-)

Autor: Wühlhase (Gast)
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Bitte...bei weiteren Fragen einfach fragen... :)

Autor: Niine (Gast)
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Wühlhase schrieb:
> Bitte...bei weiteren Fragen einfach fragen... :)

Na dann:
Bei Eagle habe ich immer komplett die Leiterbahnen verlegt, auch GND. 
Anschließend habe ich ein Polygon erstellt, es GND zugewiesen und mit 
Ratsnest hast Eagle dann alle GND Leiterbahnen in ein Polygon 
umgewandelt.

Nun versuche ich es bei Altium, aber Altium schließt die GND 
Leiterbahnen nur partiell an, die Leiterbahnen bleiben trotzdem wie sie 
sind und werden nicht umgewandelt. Aber eine Clearence zwischen dem GND 
Polygon und der GND Leiterbahn ist doch garnicht notwendig.

Wie machst du/ihr das?

Danke, Niine :-)

Autor: Wühlhase (Gast)
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Niine schrieb:
> Wie machst du/ihr das?
Auf GND-Leiterbahnen verzichten, wenn ich ein Polygon drüberlege.

Du kannst auch, wenn du eine vollständige GND-Lage haben willst, aus der 
Lage eine Plane machen. Das wäre der Königsweg.
Dies machst du im Layerstack-Manager, wo du den Lagenaufbau deiner 
Platine einstellst.

Etwas Theoretisches, keinesfalls zur praktischen Nachahmung empfohlen:
Du kannst Designregeln in Altium sehr fein ausdifferenzieren. So kannst 
du z.B. sagen: "Wenn 1000V-Netz, dann Abstände 15mm zu allen anderen 
Objekten, alles andere halte nur 2mm Abstand ein". So geht das für alle 
Regeln, schau dir mal dazu die Queries an. Es gibt auch zwei Werkzeuge 
die dich beim Bau einer Query unterstützt, nennen sich Querybuilder und 
Queryhelper.
http://techdocs.altium.com/display/ADOH/Introducti...

Du könntest theoretisch eine Designregel bauen, daß der Mindestabstand 
0mm ist wenn beide Seiten auf demselben Netz liegen, und dann deine 
gewohnte Arbeitsweise fortführen, GND-Leiterbahnen unter dem Polygon zu 
ziehen.

Aber ganz ehrlich-ich würde es lassen.

Noch was: Es gibt Polygone, Regions und Fills. Und die sind alle nicht 
gleich, das sind verschiedene Dinge. Die man allerdings gerne 
verwechselt wenn man neu ist...

Autor: Wühlhase (Gast)
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Noch was: Es gibt für Polygone einige spezielle Regeln. Etwa bezüglich 
Thermalpads (Polygon Connect Style).

Den Polygonen kannst du ein Netz zuweisen und noch einige andere 
Einstellungen ändern. Danach macht das Polygon alles alleine unter 
Einhaltung aller Designrules, weicht vor anderen Leiterbahnen/Bauteilen 
zurück um die Mindestabstände einzuhalten, usw.
Auch Kupferinseln/leere Stege usw. entfernt es dann selbstständig.

Nützlich ist auch der Polygonmanager (Tastenkürzel t, m glaub ich), da 
kannst du auch die Rangfolge, nach der Polygone aktualisiert werden.

Oder Polygone ausblenden. Ausgeblendete Polygone werden beim finalen 
Designrule-Check als Warnung angezeigt.

Autor: Jens D. (jens) Benutzerseite
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Hallo
Schau mal in den Polygon Einstellungen da gibt es eine Option.
Pour over all same net objects rechts unten ist eine Auswahl liste.

Mit den Power Planes solltet ihr vorsichtig sein denn da kann es 
passieren das eine Verbindung zwischen zwei vias kleiner ist als die 
mindest Breite einer Leiterbahn.

Autor: Wühlhase (Gast)
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Jens D. schrieb:
> Schau mal in den Polygon Einstellungen da gibt es eine Option.
> Pour over all same net objects rechts unten ist eine Auswahl liste.
Wenn du das aber (versehentlich?) auf Pads anwendest pourt der da auch 
drüber anstatt Thermalverbindungen zu setzen. Würde ich jetzt zumindest 
vermuten, ausprobieren kann ich es grad leider nicht. Und wenn 
nicht-eine Leiterbahn durch eine Thermalverbindung ist auch nicht 
erstrebenswert.

Jens D. schrieb:
> Mit den Power Planes solltet ihr vorsichtig sein denn da kann es
> passieren das eine Verbindung zwischen zwei vias kleiner ist als die
> mindest Breite einer Leiterbahn.
Oha...aber wie meinst du das? Die Mindestbreite eine Leiterbahn hat doch 
mit den Abständen nichts zu tun. Oder verletzen Power Planes die 
Designregeln? Das wäre in der Tat nicht OK. Ich muß aber auch zugeben 
mit Power Planes noch nie gearbeitet zu haben, ich hab bisher einfach 
ein Polygon drübergezogen.

Autor: Jens D. (jens) Benutzerseite
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Nein
Die Anbindung der  PADs werden nach dem connect style in den drc Rules 
generiert.

Die Abstände passen bei den Planes nur kann es passieren bei 100u 
Abstand und 100u breite das bei einem VIA VIA Abstand von 270u der Steg 
in der plane 70u nur breit ist und nicht komplett weg genommen wird.

Autor: Wühlhase (Gast)
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Hrmpf...das ist in der Tat ärgerlich, und eigentlich auch DR-widrig.

Autor: Jens D. (jens) Benutzerseite
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Autor: Niine (Gast)
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Hallo ihr beiden,

Wühlhase schrieb:
> Du kannst auch, wenn du eine vollständige GND-Lage haben willst, aus der
> Lage eine Plane machen. Das wäre der Königsweg.

Dafür fehlen mir leider die Lagen. Ich hab nur zwei :-)

Wühlhase schrieb:
> Du könntest theoretisch eine Designregel bauen, daß der Mindestabstand
> 0mm ist wenn beide Seiten auf demselben Netz liegen, und dann deine
> gewohnte Arbeitsweise fortführen, GND-Leiterbahnen unter dem Polygon zu
> ziehen.

Das hab ich gemacht, scheint auch zu funktionieren. Nur ist ein 
minimalster Abstand trotzdem noch zu sehen. Würde in der Fertigung 
wahrscheinlich zusammen sein, aber man weiss ja nie.

Jens D. schrieb:
> Schau mal in den Polygon Einstellungen da gibt es eine Option.
> Pour over all same net objects rechts unten ist eine Auswahl liste.

Das war es tatsächlich. Wenn ich das auswähle, verbindet er sich 
komplett mit GND. Nur gibt es da noch einen Error, der aber verschwindet 
wenn ich das Häckchen bei "Ignore On-Line Violations" mache. Dann passt 
alles wunderbar.

Jens D. schrieb:
> Mit den Power Planes solltet ihr vorsichtig sein denn da kann es
> passieren das eine Verbindung zwischen zwei vias kleiner ist als die
> mindest Breite einer Leiterbahn.

Ich verbinde ja GND vorher schon immer, sodass die minimalen Bahnen 
eingehalten werden, welche das Polygon ja dann auch nutzt. Daher denke 
ich das es so passt, weil wenn irgendwo die Verbindung zu klein wäre, 
wäre es wohl nicht schlimm, weil ich ja die Bahnen sicher habe. Das 
meinst du doch damit, oder?


Nächste Frage :-) :
Ich habe bei dem Board Shape mir die Ecken des Board abgerundet. Das 
Polygon aber einfach mit Ecke gezeichnet. Eagle hatte dann immer die 
Dimensions des Boards beachtet und demnach das Polygon dort beendet mit 
einer Clearence zur Board Outline.
Altium interessiert das nun allerdings garnicht.
Ich habe versucht eine Rule aufzustellen mit Query "isPolygon" zu 
"isBoardOutline" und die Clearence auf 50mil, aber das funktioniert 
nicht.
Gibts da einen Trick? Kann man irgendwo einfach sagen "Polygon = Board 
Shape"?

Danke! Niine

Autor: Jens D. (jens) Benutzerseite
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Jip
Kommt aber auf die Altium Version an die du nutzt.

Du kannst deine Board outline auf den Keepout layer kopieren.

Sonst gibt es Clearance Rules speziell für die Board Outline ganz unten 
in dem Rule Manager

Autor: Wühlhase (Gast)
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Die Clearence-Rule müßte vom Polygon selbständig beachtet werden, 
jedenfalls hatte ich damit noch keine Probleme. Und ich hatte den 
Keepoutlayer definitiv nicht verwendet.

Autor: Jens D. (jens) Benutzerseite
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Schau mal unter Manufacturing Board Outline Rules

Autor: Niine (Gast)
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Jens D. schrieb:
> Schau mal unter Manufacturing Board Outline Rules

Jaaa, das war es. Super :-)

Großen Dank an euch beide. :-)

Autor: Niine (Gast)
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Einen hab ich noch:

Beim Gerber Export exportiere ich erst Gerber und dann die NC Drill 
Holes.

Wenn ich online die Gerber Daten anschaue, dann fehlt irgendwie die 
Board-Outline. Wie macht ihr das da? Hab ich irgendwo vergessen ein 
Häckchen zu setzen?

Danke, Niine :-)

Autor: Jens D. (jens) Benutzerseite
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Die Board Outline wird auf einem Mechanik layer gezeichnet.

Kannst die auch generieren lassen.
Create primitives from Board outline

Autor: Niine (Gast)
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Jens D. schrieb:
> Kannst die auch generieren lassen.
> Create primitives from Board outline

Perfekt, so schnell geht das :-)

Hab es auf den Keep-Out Layer zeichnen lassen nochmal, weil nur bei dem 
Mechanical Layer hat es der Online-Gerber Viewer nicht angezeigt.

Jetzt passt es.

Vielen Dank für deine Hilfe!

Autor: Taz G. (taz1971)
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Niine schrieb:
> Hab es auf den Keep-Out Layer zeichnen lassen nochmal, w..

So ist es richtig,
man sollte sich angewöhnen generell Keepout und eine Mech-Lage für den 
Rand der Platine zu benutzen - zukunftssicher.
Der Keepout definiert den elektrischen Rand und die Mech-Lage den 
physikalischen Rand.

(Mit dem Rand auf dem Keepout entfällt auch die Manufacturing Board 
Outline Rule.)

Autor: Niine (Gast)
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Hi zusammen,
ich habe mal wieder eine Frage:

- Bauteil TLC5947 - PWM Led Driver
- Ich versuche den Footprint aus dem Datenblatt zu zeichnen im Altium
- Mit dem Thermal Pad versteh ich nicht so ganz.

Was ist der Unterschied zwischen "Soldermask over copper" und dem Pad in 
der Mitte "Solder Mask defined Pad"?
Ich habe jetzt nur ein Pad in der Mitte gemacht und dem keinen Namen 
gegeben, genau wie bei den Bohrungen, welche ich auf 0.2mm Durchmesser 
und die X-Y Abmessungen auf 0, damit es normale Bohrungen sind.

Aber was ist dann das große Feld? Muss ich da etwas beachten? Passt das 
so, wie ich es gezeichnet habe (siehe Anhang)?

Danke!
Niine

Autor: Wühlhase (Gast)
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'Soldermask over copper' - scheint eine Kupferfläche zu sein, über die 
jedoch Lötstopp drübergezogen wird. Das Ganze dient einer möglichst 
guten Wärmeableitung.

Die vielen Vias machst du nicht im Footprint, sondern im Layout. Die 
vielen Vias dienen dazu, Wärme abzuführen, z.B. auf die andere 
Platinenseite. Wenn du normale Bohrungen machst bringt das nichts, die 
müssen schon gehülst (=plated) sein. Und Kontakt zum umgebenden Kupfer 
haben.

Das kannst folgendes machen:

Entweder:
Ein Pad so groß ziehen daß es unter das ganze IC machen, die 
Lötstoppmaske definierst du manuell. Standardmäßig baut Altium den 
Lötstopp abhängig von den Designrules (da gibt es extra ein paar Regeln 
dafür, ich glaub bei manufactoring rules) auf. Du kannst die Option in 
den Pad-Eigenschaften abstellen und den Lötstopp manuell definieren, die 
Lötpastenmaske solltest du dann aber auch manuell machen.

Oder:
Du machst das Pad so groß wie es zum Löten sein soll. Im Layout 
definierst du für dieses Pad in diesem Footprint (siehe Query) eine 
eigene Polygon-Connect-Regel, sodaß es schön breit an das Polygon 
angebunden wird. Du kannst Designregeln übrigens exportieren und in 
späteren Projekten wieder importieren. Erspart in der Zukunft viel 
Arbeit. Oder gleich eine PCB-Vorlage dafür schmieden.

Die vielen Vias würde ich definitiv nicht im Footprint machen. Das gibt 
einerseits unnötige Kompilierfehler wenn Altium sich über Pads wundert, 
denen es keinen Pin zuordnen kann. Zweckentfremdung sind Würgarounds, 
die meist nur Ärger an anderer Stelle machen, wichtige Hilfsmechanismen 
blockieren und in der Regel unnötig sind. Und wer weiß ob du das 
Wärmemanagement in einem zukünftigen Layout nicht anders gestalten 
willst.

Außerdem gibt es für das Layoutrouten das Via-Stiching, schau dir das 
man an. DAMIT zersiebt man sein Layout, nicht mit Handarbeit.

Autor: Wühlhase (Gast)
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Noch was zu deinem Footprint:
Auch wenn der Hersteller es zu empfehlen scheint-ich würde es nochmal 
überdenken Vias dort reinzunageln wo du löten willst. Könnte sein daß 
dir das Lötzinn da rausfließt. Lieber mehr Vias an den Seiten 
reinnageln...

Autor: Niine (Gast)
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Okay, jetzt stoße ich an Grenzen :-D

Kann ich nicht einfach ein ganz normales Pad unter den IC machen (also 
nur das mittlere)?

Ich habe nicht vor den Treiber an seine Grenzen zu bringen, die LED 
sollen nur 18mA statt der für den Treiber maximalen 30mA bekommen.

Autor: Wühlhase (Gast)
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Niine schrieb:
> Kann ich nicht einfach ein ganz normales Pad unter den IC machen (also
> nur das mittlere)?

Das ist doch genau das was in meinem oberen Beitrag unter 'Oder:' steht. 
:)

Autor: Niine (Gast)
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Wühlhase schrieb:
> Im Layout
> definierst du für dieses Pad in diesem Footprint (siehe Query) eine
> eigene Polygon-Connect-Regel, sodaß es schön breit an das Polygon
> angebunden wird.

Okay, da habe ich aber das hier nicht verstanden.

Wird das Pad an GND angeschlossen? Im Datenblatt sah es so aus, als wäre 
das Pad garnicht irgendwo angebunden, einfach nur ein Pad ohne 
Anschluss...

Autor: Wühlhase (Gast)
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In den meisten Fällen werden solche Kühlpads an GND angestöpselt. 
Masseflächen gibt es oft flächige Versorgungen gibt es auch, sind aber 
seltener. Und schau dir mal Seite 20 genauer an... ;)

Im Datenblatt ist meist nur der Footprint gezeichnet, manchmal (nicht 
immer) aber auch Beispiellayouts.

Und: Irgendwo muß die Wärme ja wieter, wenn das Thermalpad warm 
ist...oder? :)

Autor: Wühlhase (Gast)
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Seite 20 im Datenblatt meinte ich.

Jetzt mach ich aber Feierabend...gute Nacht.

Autor: Niine (Gast)
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Wühlhase schrieb:
> In den meisten Fällen werden solche Kühlpads an GND angestöpselt.
> Masseflächen gibt es oft flächige Versorgungen gibt es auch, sind aber
> seltener. Und schau dir mal Seite 20 genauer an... ;)

Ah, perfekt. Na dann mach ich das doch so :)

Wühlhase schrieb:
> Jetzt mach ich aber Feierabend...gute Nacht.

Vielen lieben Dank für deine Hilfe. Gute Nacht :-)

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