Hallo, wenn ich im Eagle STRG halte und auf das Bauteil drücke, dann richtet es sich am aktuellen Raster aus. Weiss jemand von euch wie ich das gleiche in Altium hinbekomme? Danke, Niine
Bauteil markieren, dann die Tasten a und d Alternativ Strg+Ctrl+D
Oder einfach das Teil verschieben, dann hängt es sich an den nächsten Rasterpunkt.
Wühlhase schrieb: > Oder einfach das Teil verschieben, dann hängt es sich an den nächsten > Rasterpunkt. Ahh, jetzt hab ich verstanden. Je nachdem an welchem Punkt man das Bauteil anfasst, dieser orientiert sich am Grid. Danke, klappt jetzt :-)
Wühlhase schrieb: > Bitte...bei weiteren Fragen einfach fragen... :) Na dann: Bei Eagle habe ich immer komplett die Leiterbahnen verlegt, auch GND. Anschließend habe ich ein Polygon erstellt, es GND zugewiesen und mit Ratsnest hast Eagle dann alle GND Leiterbahnen in ein Polygon umgewandelt. Nun versuche ich es bei Altium, aber Altium schließt die GND Leiterbahnen nur partiell an, die Leiterbahnen bleiben trotzdem wie sie sind und werden nicht umgewandelt. Aber eine Clearence zwischen dem GND Polygon und der GND Leiterbahn ist doch garnicht notwendig. Wie machst du/ihr das? Danke, Niine :-)
Niine schrieb: > Wie machst du/ihr das? Auf GND-Leiterbahnen verzichten, wenn ich ein Polygon drüberlege. Du kannst auch, wenn du eine vollständige GND-Lage haben willst, aus der Lage eine Plane machen. Das wäre der Königsweg. Dies machst du im Layerstack-Manager, wo du den Lagenaufbau deiner Platine einstellst. Etwas Theoretisches, keinesfalls zur praktischen Nachahmung empfohlen: Du kannst Designregeln in Altium sehr fein ausdifferenzieren. So kannst du z.B. sagen: "Wenn 1000V-Netz, dann Abstände 15mm zu allen anderen Objekten, alles andere halte nur 2mm Abstand ein". So geht das für alle Regeln, schau dir mal dazu die Queries an. Es gibt auch zwei Werkzeuge die dich beim Bau einer Query unterstützt, nennen sich Querybuilder und Queryhelper. http://techdocs.altium.com/display/ADOH/Introduction+to+the+Query+Language Du könntest theoretisch eine Designregel bauen, daß der Mindestabstand 0mm ist wenn beide Seiten auf demselben Netz liegen, und dann deine gewohnte Arbeitsweise fortführen, GND-Leiterbahnen unter dem Polygon zu ziehen. Aber ganz ehrlich-ich würde es lassen. Noch was: Es gibt Polygone, Regions und Fills. Und die sind alle nicht gleich, das sind verschiedene Dinge. Die man allerdings gerne verwechselt wenn man neu ist...
Noch was: Es gibt für Polygone einige spezielle Regeln. Etwa bezüglich Thermalpads (Polygon Connect Style). Den Polygonen kannst du ein Netz zuweisen und noch einige andere Einstellungen ändern. Danach macht das Polygon alles alleine unter Einhaltung aller Designrules, weicht vor anderen Leiterbahnen/Bauteilen zurück um die Mindestabstände einzuhalten, usw. Auch Kupferinseln/leere Stege usw. entfernt es dann selbstständig. Nützlich ist auch der Polygonmanager (Tastenkürzel t, m glaub ich), da kannst du auch die Rangfolge, nach der Polygone aktualisiert werden. Oder Polygone ausblenden. Ausgeblendete Polygone werden beim finalen Designrule-Check als Warnung angezeigt.
Hallo Schau mal in den Polygon Einstellungen da gibt es eine Option. Pour over all same net objects rechts unten ist eine Auswahl liste. Mit den Power Planes solltet ihr vorsichtig sein denn da kann es passieren das eine Verbindung zwischen zwei vias kleiner ist als die mindest Breite einer Leiterbahn.
Jens D. schrieb: > Schau mal in den Polygon Einstellungen da gibt es eine Option. > Pour over all same net objects rechts unten ist eine Auswahl liste. Wenn du das aber (versehentlich?) auf Pads anwendest pourt der da auch drüber anstatt Thermalverbindungen zu setzen. Würde ich jetzt zumindest vermuten, ausprobieren kann ich es grad leider nicht. Und wenn nicht-eine Leiterbahn durch eine Thermalverbindung ist auch nicht erstrebenswert. Jens D. schrieb: > Mit den Power Planes solltet ihr vorsichtig sein denn da kann es > passieren das eine Verbindung zwischen zwei vias kleiner ist als die > mindest Breite einer Leiterbahn. Oha...aber wie meinst du das? Die Mindestbreite eine Leiterbahn hat doch mit den Abständen nichts zu tun. Oder verletzen Power Planes die Designregeln? Das wäre in der Tat nicht OK. Ich muß aber auch zugeben mit Power Planes noch nie gearbeitet zu haben, ich hab bisher einfach ein Polygon drübergezogen.
Nein Die Anbindung der PADs werden nach dem connect style in den drc Rules generiert. Die Abstände passen bei den Planes nur kann es passieren bei 100u Abstand und 100u breite das bei einem VIA VIA Abstand von 270u der Steg in der plane 70u nur breit ist und nicht komplett weg genommen wird.
Hrmpf...das ist in der Tat ärgerlich, und eigentlich auch DR-widrig.
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Hallo ihr beiden, Wühlhase schrieb: > Du kannst auch, wenn du eine vollständige GND-Lage haben willst, aus der > Lage eine Plane machen. Das wäre der Königsweg. Dafür fehlen mir leider die Lagen. Ich hab nur zwei :-) Wühlhase schrieb: > Du könntest theoretisch eine Designregel bauen, daß der Mindestabstand > 0mm ist wenn beide Seiten auf demselben Netz liegen, und dann deine > gewohnte Arbeitsweise fortführen, GND-Leiterbahnen unter dem Polygon zu > ziehen. Das hab ich gemacht, scheint auch zu funktionieren. Nur ist ein minimalster Abstand trotzdem noch zu sehen. Würde in der Fertigung wahrscheinlich zusammen sein, aber man weiss ja nie. Jens D. schrieb: > Schau mal in den Polygon Einstellungen da gibt es eine Option. > Pour over all same net objects rechts unten ist eine Auswahl liste. Das war es tatsächlich. Wenn ich das auswähle, verbindet er sich komplett mit GND. Nur gibt es da noch einen Error, der aber verschwindet wenn ich das Häckchen bei "Ignore On-Line Violations" mache. Dann passt alles wunderbar. Jens D. schrieb: > Mit den Power Planes solltet ihr vorsichtig sein denn da kann es > passieren das eine Verbindung zwischen zwei vias kleiner ist als die > mindest Breite einer Leiterbahn. Ich verbinde ja GND vorher schon immer, sodass die minimalen Bahnen eingehalten werden, welche das Polygon ja dann auch nutzt. Daher denke ich das es so passt, weil wenn irgendwo die Verbindung zu klein wäre, wäre es wohl nicht schlimm, weil ich ja die Bahnen sicher habe. Das meinst du doch damit, oder? Nächste Frage :-) : Ich habe bei dem Board Shape mir die Ecken des Board abgerundet. Das Polygon aber einfach mit Ecke gezeichnet. Eagle hatte dann immer die Dimensions des Boards beachtet und demnach das Polygon dort beendet mit einer Clearence zur Board Outline. Altium interessiert das nun allerdings garnicht. Ich habe versucht eine Rule aufzustellen mit Query "isPolygon" zu "isBoardOutline" und die Clearence auf 50mil, aber das funktioniert nicht. Gibts da einen Trick? Kann man irgendwo einfach sagen "Polygon = Board Shape"? Danke! Niine
Jip Kommt aber auf die Altium Version an die du nutzt. Du kannst deine Board outline auf den Keepout layer kopieren. Sonst gibt es Clearance Rules speziell für die Board Outline ganz unten in dem Rule Manager
Die Clearence-Rule müßte vom Polygon selbständig beachtet werden, jedenfalls hatte ich damit noch keine Probleme. Und ich hatte den Keepoutlayer definitiv nicht verwendet.
Schau mal unter Manufacturing Board Outline Rules
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Jens D. schrieb: > Schau mal unter Manufacturing Board Outline Rules Jaaa, das war es. Super :-) Großen Dank an euch beide. :-)
Einen hab ich noch: Beim Gerber Export exportiere ich erst Gerber und dann die NC Drill Holes. Wenn ich online die Gerber Daten anschaue, dann fehlt irgendwie die Board-Outline. Wie macht ihr das da? Hab ich irgendwo vergessen ein Häckchen zu setzen? Danke, Niine :-)
Die Board Outline wird auf einem Mechanik layer gezeichnet. Kannst die auch generieren lassen. Create primitives from Board outline
Jens D. schrieb: > Kannst die auch generieren lassen. > Create primitives from Board outline Perfekt, so schnell geht das :-) Hab es auf den Keep-Out Layer zeichnen lassen nochmal, weil nur bei dem Mechanical Layer hat es der Online-Gerber Viewer nicht angezeigt. Jetzt passt es. Vielen Dank für deine Hilfe!
Niine schrieb: > Hab es auf den Keep-Out Layer zeichnen lassen nochmal, w.. So ist es richtig, man sollte sich angewöhnen generell Keepout und eine Mech-Lage für den Rand der Platine zu benutzen - zukunftssicher. Der Keepout definiert den elektrischen Rand und die Mech-Lage den physikalischen Rand. (Mit dem Rand auf dem Keepout entfällt auch die Manufacturing Board Outline Rule.)
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Hi zusammen, ich habe mal wieder eine Frage: - Bauteil TLC5947 - PWM Led Driver - Ich versuche den Footprint aus dem Datenblatt zu zeichnen im Altium - Mit dem Thermal Pad versteh ich nicht so ganz. Was ist der Unterschied zwischen "Soldermask over copper" und dem Pad in der Mitte "Solder Mask defined Pad"? Ich habe jetzt nur ein Pad in der Mitte gemacht und dem keinen Namen gegeben, genau wie bei den Bohrungen, welche ich auf 0.2mm Durchmesser und die X-Y Abmessungen auf 0, damit es normale Bohrungen sind. Aber was ist dann das große Feld? Muss ich da etwas beachten? Passt das so, wie ich es gezeichnet habe (siehe Anhang)? Danke! Niine
'Soldermask over copper' - scheint eine Kupferfläche zu sein, über die jedoch Lötstopp drübergezogen wird. Das Ganze dient einer möglichst guten Wärmeableitung. Die vielen Vias machst du nicht im Footprint, sondern im Layout. Die vielen Vias dienen dazu, Wärme abzuführen, z.B. auf die andere Platinenseite. Wenn du normale Bohrungen machst bringt das nichts, die müssen schon gehülst (=plated) sein. Und Kontakt zum umgebenden Kupfer haben. Das kannst folgendes machen: Entweder: Ein Pad so groß ziehen daß es unter das ganze IC machen, die Lötstoppmaske definierst du manuell. Standardmäßig baut Altium den Lötstopp abhängig von den Designrules (da gibt es extra ein paar Regeln dafür, ich glaub bei manufactoring rules) auf. Du kannst die Option in den Pad-Eigenschaften abstellen und den Lötstopp manuell definieren, die Lötpastenmaske solltest du dann aber auch manuell machen. Oder: Du machst das Pad so groß wie es zum Löten sein soll. Im Layout definierst du für dieses Pad in diesem Footprint (siehe Query) eine eigene Polygon-Connect-Regel, sodaß es schön breit an das Polygon angebunden wird. Du kannst Designregeln übrigens exportieren und in späteren Projekten wieder importieren. Erspart in der Zukunft viel Arbeit. Oder gleich eine PCB-Vorlage dafür schmieden. Die vielen Vias würde ich definitiv nicht im Footprint machen. Das gibt einerseits unnötige Kompilierfehler wenn Altium sich über Pads wundert, denen es keinen Pin zuordnen kann. Zweckentfremdung sind Würgarounds, die meist nur Ärger an anderer Stelle machen, wichtige Hilfsmechanismen blockieren und in der Regel unnötig sind. Und wer weiß ob du das Wärmemanagement in einem zukünftigen Layout nicht anders gestalten willst. Außerdem gibt es für das Layoutrouten das Via-Stiching, schau dir das man an. DAMIT zersiebt man sein Layout, nicht mit Handarbeit.
Noch was zu deinem Footprint: Auch wenn der Hersteller es zu empfehlen scheint-ich würde es nochmal überdenken Vias dort reinzunageln wo du löten willst. Könnte sein daß dir das Lötzinn da rausfließt. Lieber mehr Vias an den Seiten reinnageln...
Okay, jetzt stoße ich an Grenzen :-D Kann ich nicht einfach ein ganz normales Pad unter den IC machen (also nur das mittlere)? Ich habe nicht vor den Treiber an seine Grenzen zu bringen, die LED sollen nur 18mA statt der für den Treiber maximalen 30mA bekommen.
Niine schrieb: > Kann ich nicht einfach ein ganz normales Pad unter den IC machen (also > nur das mittlere)? Das ist doch genau das was in meinem oberen Beitrag unter 'Oder:' steht. :)
Wühlhase schrieb: > Im Layout > definierst du für dieses Pad in diesem Footprint (siehe Query) eine > eigene Polygon-Connect-Regel, sodaß es schön breit an das Polygon > angebunden wird. Okay, da habe ich aber das hier nicht verstanden. Wird das Pad an GND angeschlossen? Im Datenblatt sah es so aus, als wäre das Pad garnicht irgendwo angebunden, einfach nur ein Pad ohne Anschluss...
In den meisten Fällen werden solche Kühlpads an GND angestöpselt. Masseflächen gibt es oft flächige Versorgungen gibt es auch, sind aber seltener. Und schau dir mal Seite 20 genauer an... ;) Im Datenblatt ist meist nur der Footprint gezeichnet, manchmal (nicht immer) aber auch Beispiellayouts. Und: Irgendwo muß die Wärme ja wieter, wenn das Thermalpad warm ist...oder? :)
Seite 20 im Datenblatt meinte ich. Jetzt mach ich aber Feierabend...gute Nacht.
Wühlhase schrieb: > In den meisten Fällen werden solche Kühlpads an GND angestöpselt. > Masseflächen gibt es oft flächige Versorgungen gibt es auch, sind aber > seltener. Und schau dir mal Seite 20 genauer an... ;) Ah, perfekt. Na dann mach ich das doch so :) Wühlhase schrieb: > Jetzt mach ich aber Feierabend...gute Nacht. Vielen lieben Dank für deine Hilfe. Gute Nacht :-)
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Wühlhase, gibt es dich noch? Ich habe noch eine Frage :-) Und zwar geht es um einen USB Anschluss, wo zwei Langlöcher in das Pad gefräst werden. Im Eagle hat der Hersteller das hinbekommen, aber anscheinend hab ich im Altium was falsch gemacht, denn die Langlöcher wurden einfach ignoriert. Gezeichnet habe ich in der Library das Loch im Layer "Drill Guide". Wo zeichnet man denn sowas rein, damit es beachtet wird? Im Anhang das Bild der Library, das Langloch ist links und rechts von Pad 8 und 9. Danke, Niine
Hm...mir ist nicht klar wie das nachher aussehen soll. Kannst du mal eine Zeichnung oder die Ansicht eines 3D-Modells reinstellen?
Ansonsten-welche Altium-Version nutzt du? Ab V17 (mein ich, kann auch V17.1 sein) gibt es z.B. die Möglichkeit, Bohrlöcher in den Pads nicht einfach nur rund zu machen. http://www.altium.com/documentation/17.1/display/ADES/PCB_Dlg-ChangePad((Pad))_AD Eine Alternative wäre ein Boardcutout. Zeichne mal die Form vor (z.B. auf einem Mechanical Layer) und mach ein Boardcutout daraus. (t,v,v oder so...)
Hallo, in der 15er Version konnte man schon Langlöcher definieren. Schau mal in den PAD Optionen. Das Loch muss jedoch auf Multilayer liegen, sonst bekommst da kein Loch rein. Schau mal hier http://www.altium.com/documentation/15.1/display/ADES/NFS_15_0((Support+for+Rectangular+Pad+Holes))_AD Aber Bitte mach die Löcher nicht rechteckig, dass kann kaum einer fertigen Jens
Wühlhase schrieb: > Ab V17 (mein ich, kann auch V17.1 sein) gibt es z.B. die Möglichkeit, > Bohrlöcher in den Pads nicht einfach nur rund zu machen. > http://www.altium.com/documentation/17.1/display/ADES/PCB_Dlg-ChangePad((Pad))_AD Jens D. schrieb: > in der 15er Version konnte man schon Langlöcher definieren. Ahh, okay, jetzt habe ich es so gemacht. In dem Datasheet war nur das Langloch etwas nach links versetzt auf dem Pad. Das geht im Altium nur mittig. Aber das ist nicht so schlimm, da versetze ich einfach das Pad so, dass das Loch passt. Danke euch mal wieder :)
Niine schrieb: > Das geht im Altium nur > mittig. Stimmt nicht, du kannst auch einen Offset definieren. Wenn du das richtig machst, haben die hersteller üblicherweise keine Probleme das zu verstehen. das ist deutlich komfortabler als bei Eagle, was Langlöcher überhaupt nicht unterstützt.
Hallo allwissender Wühlhase und Jens :-) ich hätte da eine neue Frage, diesmal wohl etwas komplizierter: Im Solidworks zum Beispiel kann man globale Variablen definieren. zB A = 10mm. Auf diese kann man dann überall zugreifen und zB sagen =A*3 und die Länge wäre dann dynamisch 30mm. Wenn man A ändert, ändert sich auch der zweite Wert. Gibt es so etwas in Altium auch? Konkret würde ich gern ein Befestigungs-Pad als Integrated Library entwerfen, dem ich einen Parameter (=Bohrgröße) übergebe. Auf diesen Wert würde ich gern in der .PcbLib zugreifen und das Pad dynamisch dadurch aufbauen. Ich schaffe es zwar in der .SchLib Parameter zu definieren, kann aber in der .PcbLib nicht darauf zugreifen. Hat jemand von euch eine Idee wie man das hinbekommt? Ich fände es irgendwie kontroproduktiv für jede x-beliebige Holegröße das alles zu kopieren... Danke, Niine
Hallo Niine Nein, sowas ist mir in Altium nicht bekannt. Wobei ich sowas sehr nützlich fände, z.B. für Abstände bei Lötaugen für Drosseln. Du könntest das aber mal in deren Bugcrunch-Forum einbringen, sicherlich gibt es so eine Anfrage aber schon, dann solltest du diese lieber mitzeichnen. Ein Vorschlag mit 100 Unterzeichnern ist besser als 100 mal den gleichen Vorschlag, daher bitte ausgiebig die Suche bemühen. Was dir allerdings helfen könnte, ist eine Padlibrary. Oder einem Bauteil mehrere Footprints zuordnen.
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Wüüüüühlhase :-) Ich habe dazu nichts gefunden, es scheint nicht zu gehen, aber vielleicht weisst du ja mehr: - Kann man mehrere Rooms in einem Schematic definieren? Ich lernte bisher nur das man in einem Multi-Sheet-Design für jeden Schematic einen Room bekam. Hätte ich nun einen Room für jedes Modul, dann wäre ich deutlich schneller zusammengehörige Bauteile zu finden... Also kurz: Einen Room für jedes Modul im Schaltplan (siehe Beispiel oben), damit ich nicht alle Module in einzelne Sheets zeichnen muss. Geht sowas? Danke! Niine
Meines Wissens kann man Räume auch von einem Parameter abhängig machen. hier sollte dazu mehr stehen: https://www.altium.com/documentation/15.1/display/ADES/PCB_Dlg-ConfinementRule_Frame((Room+Definition))_AD Ich bin mir aber nicht sicher, ob das schon im Shematic geht. Ich verstehe aber auch noch nicht so ganz, was du eigentlich vorhast. Um Teilschaltungen zusammen zu selektieren musst du im Schematic nur alle betroffenen Bauteile selektieren. Die Selektion wird automatisch in den Layout Editor übernommen. Außerdem kannst du die Bauteile ja mit ihrem Designator in Gruppen zusammenfügen. Ich persönlich finde die Räume eher hinderlich. Das einzige, wo sie für mich Vorteile haben ist, bei der Verwendung von Hirarchischen Schaltplänen mit Repeatfunktion. Das kommt allerdings bei mir sehr selten vor (aktuell ein einziges Design von >200)
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Moin, man verwendet bei Exposed Pad keine Vias sondern THT Pads. Achte darauf das die Pads denn gleichen Designator haben wie der Exposed Pad. So stellst du sicher das der Exposed Pad denn gleichen Netz hat wie die THT Pads. Das Exposed muss auch ein separter Pin in der Schematic Symbol sein weil du manuell bestimmen solltest, welches Netz du zuordnen möchtest.
Niine schrieb: > - Kann man mehrere Rooms in einem Schematic definieren? Ja, ist aber Handarbeit (und in deinem Beispiel unnötig). Anleitung siehe -> https://s3.amazonaws.com/AltiumEcosys1-1/ALU_Apps/forum/attachments/658389/Multi-channel%20Design%20with%20a%20Flat%20Project.pdf?X-Amz-Expires=7200&X-Amz-Algorithm=AWS4-HMAC-SHA256&X-Amz-Credential=AKIAJR2CYSQ4ZI7ESDUA/20180404/us-east-1/s3/aws4_request&X-Amz-Date=20180404T072124Z&X-Amz-SignedHeaders=host&X-Amz-Signature=879e7428729ea2232e19d35abf6785e4b2d56418bfe4b37986e1920ac8f3e820 Kannst auf Seite 9 anfangen "Flat Design Using a Single Sheet". Im ersten Teil gehts um Multichannel (Thema Channel Offset), haste nicht kannste überspringen. Interessant wird es ab "Component Class Creation". Kurz gesagt alle Bauteile, die in einem Room zusammengefasst werden sollen markieren und einen Parameter "ClassName" mit einem eindeutigen Wert zuweisen. In den Projekt Eigenschaften sicherstellen, dass für Component Classes Räume erzeugt werden. Um die Bauteile schneller im PCB zu finden einfach den Cross-Select Mode aktivieren und im Schaltplan die Bauteile markieren. Durch Cross-Select sind die Teile im PCB auch markiert (dann -> Tastenkürzel T O L um irgendwo zu platzieren).
Ser K. schrieb: > man verwendet bei Exposed Pad keine Vias sondern THT Pads. Die Frage war zwar schon vor einigen Monaten, hilft mir dennoch weiter :) Danke dir. Taz G. schrieb: > Ja, ist aber Handarbeit (und in deinem Beispiel unnötig). > Anleitung siehe -> > https://s3.amazonaws.com/AltiumEcosys1-1/ALU_Apps/forum/attachments/658389/Multi-channel%20Design%20with%20a%20Flat%20Project.pdf?X-Amz-Expires=7200&X-Amz-Algorithm=AWS4-HMAC-SHA256&X-Amz-Credential=AKIAJR2CYSQ4ZI7ESDUA/20180404/us-east-1/s3/aws4_request&X-Amz-Date=20180404T072124Z&X-Amz-SignedHeaders=host&X-Amz-Signature=879e7428729ea2232e19d35abf6785e4b2d56418bfe4b37986e1920ac8f3e820 > > Kannst auf Seite 9 anfangen "Flat Design Using a Single Sheet". Im > ersten Teil gehts um Multichannel (Thema Channel Offset), haste nicht > kannste überspringen. Interessant wird es ab "Component Class Creation". > Kurz gesagt alle Bauteile, die in einem Room zusammengefasst werden > sollen markieren und einen Parameter "ClassName" mit einem eindeutigen > Wert zuweisen. In den Projekt Eigenschaften sicherstellen, dass für > Component Classes Räume erzeugt werden. > > Um die Bauteile schneller im PCB zu finden einfach den Cross-Select Mode > aktivieren und im Schaltplan die Bauteile markieren. Durch Cross-Select > sind die Teile im PCB auch markiert (dann -> Tastenkürzel T O L um > irgendwo zu platzieren). Perfekt, Danke!
Wühlhase schrieb: > Oder einfach das Teil verschieben, dann hängt es sich an den > nächsten > Rasterpunkt. Wenn es sich nicht automatisch einhängt, kann man irgendwo ein Häkchen setzen, dass es dann funktioniert?
Gute Frage...aber eine Antwort muß ich dir leider schuldig bleiben, da ich momentan keinen Zugang zu Altium habe. :( Mit welcher Version arbeitest du? Meine Tipps oben bezogen sich auf Altium 17. Ab Altium 18 wurde (u.a.) der Layouteditor mehr oder weniger neu programmiert.
Ich verwende Altium Nexus 3.0.9 Bei meinem Kollegen geht es automatisch, ich muss die erwähnte Tastenkombination drücken. Finde einfach keine Einstellung, wo man das ändern könnte.
Im Properties Panel gibts den Bereich Objects for snapping, hier einfach mal 'rumspielen'. Ach fast vergesssen, oder es ist vielleicht Snap to Center ausgeschaltet in den Preferences
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Bearbeitet durch User
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Wo hast du das Bauteil denn an der Maus? Mittig oder irgendwo? Ab altium 19 Rechts unten auf Pannel und Properties... Wenn es nicht offen ist und dann unter den Snap Optionen schauen. Oben sind drei Buttons da Grid aktiv lassen. Darunter wählst du aus auf was du fangen willst.
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