Ich benutze derzeit auf einem MAX10 die PLL um aus vorhandenen 12MHz einen Takt von 150MHz zu erzeugen. Wenn ich das Clocksignal durch 4 teile und mir das Spektrum ansehe, sehe ich, dass da anscheinend ein beträchtlicher Jitter draufliegt. Ich habe dann mal von Hand die PLL-Bandbreite zwischn low, medium und high umgeschaltet. Das hat bei mir aber anscheinend keine Wirkung. Hat sich von euch schonmal jemand damt beschäftigt ?
@ Martin O. (ossi-2) >teile und mir das Spektrum ansehe, sehe ich, dass da anscheinend ein >beträchtlicher Jitter draufliegt. Wie hast du GENAU gemessen? Was ist "beträchtlicher Jitter"? Siehe Netiquette.
Hier mein Messergebnis. Erzeugt wird im FPGA ein 150MHz Signal, das wird durch 4 geteilt und dann mit nem Spektrumsanalyser HP3585 (bis 40MHz) vermessen. Man erkennt, dass neben dem eigentlichen Signal bei 37.5MHz in der Mitte die üblichen PLL-Noise-Schultern auftreten, Diese liegen (bei 1kHz Bandbreite gemessen) nur 35dB unter dem Träger. Normalerweise erwartet man in der Nachrichtentechnik für Oszillatoren ein wesentlich geringeres Rauschen (mind. 60dB) Mich interessiert aber generell, ohne diese spezielle Anwendung, ob sich jemand von euch schon mal mit den PLLs in FPGAs beschäftigt hat.
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Gast
#5520514
Lies dir mal im Handbuch/Datasheet den Absatz zu PLL-Timing durch: Da wird der Jitter direkt am PLL-Ausgang beschrieben. Dieses Signal kriegst du aber garantiert nicht zu sehen. Du misst ja an einem Pin, d.h. es kommt noch Jitter durch das interne Netz und auch durch den Ausgang hinzu. Früher (z.B. CycloneI) gab es dedizierte Pins für Clock-Ausgang, Heute wird per DDR-Out ein Clocksignal ausgegeben. Hier in einem der Forumsbeiträge wurde mal darüber geschrieben, ist aber schon zig Jahre her.
Gast
#5520781
Martin O. schrieb: > Erzeugt wird im FPGA ein 150MHz Signal, das > wird durch 4 geteilt und dann mit nem Spektrumsanalyser HP3585 (bis > 40MHz) vermessen. Wie teilst du diese Signal durch 4? Wahrscheinlich erzeugt das zusätzlichen Jitter. Sigi schrieb: > Früher (z.B. CycloneI) gab es dedizierte Pins > für Clock-Ausgang Beim Arria 10 gibt es pro Bank 4 bestimmte Pins die auf kurzem Wege mit den PLL verbunden werden können. Ebenso bestimmte Pins für die Referenzclock. Man kann auch x-beliebige Pins nehmen aber das erzeugt wie von Sigi schon erwähnt zusätzlichen Jitter. Ich werde jetzt nicht nachschauen aber ich glaube für Cyclone V und 10 gibt es die auch.
Gast
#5521916
Die PLLs in FPGAs sind bekanntlich nicht so dolle. Da kann man mit einer Verzehnfachung des Eingangsjitters des Taktes rechnen. Das kommt aber nicht durch den Teiler 4 kommen. Der ist statisch.
Besten Dank an alle. Das Problem beim MAX1000 board scheint schon der Referenztakt (12MHz) zu sein, der aus einem DSC6011xx Mems-Oszillator kommt. Dessen Spektrum hat ebenfalls die "Rausch-Schultern".
Gast
#5523653
Martin O. schrieb: > Man erkennt, dass neben dem eigentlichen Signal bei 37.5MHz in der Mitte > die üblichen PLL-Noise-Schultern auftreten, Diese liegen (bei 1kHz > Bandbreite gemessen) nur 35dB unter dem Träger. Normalerweise erwartet > man in der Nachrichtentechnik für Oszillatoren ein wesentlich geringeres > Rauschen (mind. 60dB) > > Mich interessiert aber generell, ohne diese spezielle Anwendung, ob sich > jemand von euch schon mal mit den PLLs in FPGAs beschäftigt hat Immer wenn der FAE von Analog Devices (oder war es national Semiconductors) im Haus war würde drüber diskutiert. Der brachte immer "Horrorzahlen" mit, seine "Oszillatoren" kleiner 20 ps Jitter, FPGA-PLL dagegen über 100 ps. War der FAE ausser Haus, war die Diskussion vorbei, bei der Videotechnik die mit den FPGA's entwickelt wurde spielte der Jitter keine Rolle, es hatt auch mal einen diskreten Bessel Filter um das Signal knackiger zu machen, aber der flog dann auch raus. Bei Datenübertragung ist der Oszillator-Jitter auch nicht von so grossen Einfluß, er verbreitert halt die Eye-Openings an den seitlichen Rändern etwas, größerenen Einfluß auf das Opening sollten eher die Signalflanken haben, die wie schon erwähnt von anderen Schaltungsteilen beeinflusst werden (i.e. Terminierung, Rauschen Stromversorgung) https://www.edn.com/design/test-and-measurement/4389368/Eye-Diagram-Basics-Reading-and-applying-eye-diagrams Von Dispersion in dem Übertragungsmedium ganz zu schweigen. Und letztlich werden auch in der Nachrichtentechnik Verfahren eingesetzt um aus einem verrauschten Signal die Daten zu rekonstruieren. Das da unbedingt 60 dB also ca. 3 Grössenordnungen mehr "Abstand" nötig sein müssen muss der Nachrichtentechniker erst mal vorrechnen. BTW: Ich seh da eher 25 dB als 35 dB.
Jitter-Maxe schrieb: > Die PLLs in FPGAs sind bekanntlich nicht so dolle. Da kann man mit einer > Verzehnfachung des Eingangsjitters des Taktes rechnen. So pauschal stimmt die Aussage nicht. Beim Jitter muss man den des Taktes und den der Ausgänge von einander getrennt betrachten. Die Ausgänge wackeln überwiegend mit dem mit, was der Nachbar so treibt und wie sie belastet sind. Das kann mehr sein, wenn es dynamisch ist, als der Taktjitter. Dieser ist wiederum von der Einstellung der PLL und deren Sperrverhalten abhängig. Vor allem hängt es am Spektrum des Eingangstaktes. Je niederfrequenter und konzentrierter die Störungen dort sind, desto extremer geht die PLL mit. Umgekehrt kann ein hochfrequenter Jitter durch einen gestörten Takt auch durch eine FPGA-Pll reduziert werden. Den pauschalen Faktor 10 sehe ich nicht. Was die Synthese ausrechnet sind eh nur Maximalwerte und die Taktunsicherheit infolge der Laufzeiten. C. A. Rotwang schrieb: > seine "Oszillatoren" kleiner 20 ps Jitter, FPGA-PLL > dagegen über 100 ps. Jitter als absolute Abweichung anzugeben, ist eben nur 10% der Wahrheit.
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