Guten Morgen! ich möchte nicht einen Thread starten, der ausschließlich auf Unterschiede zwischen cpld und fpga abzielt, sondern eher auf unterschiedliche Matras wenn ich etwas in VHDL umsetzen will. (Und vielleicht warum das so ist natürlich) Meine Kenntnisse sind noch eher rudimentär und auf FPGA beschränkt. Da würde ich nach meinem Verständnis die Denkweise so benennen: Kleinschrittig, Pipeline und im Zweifel eher einen Zähler mehrmals einbauen, als große Routing Strecken zu riskieren, weil Flipflops reichlich da sind. Wenn ich damit jetzt völligen Blödsinn abgespeichert habe, muss ich hier glaube ich niemanden bitten, das richtig zu stellen. Aber bei CPLDs wie sieht es da aus. Da habe ich wenn ich es einigermaßen verstehe ja leichter, viele breite Eingänge zu 'verlogiken'. Wirkt sich der interne Aufbau auch darauf aus, wie ich den VHDL code angehe, oder ist die Synthese so genial, dass das auf die Zielhardware perfekt gebogen wird? Kann ich mir kaum vorstellen. Alleine externe Pins zu synchronisieren ist ja schon das halbe CPLD weg, oder muss man das hier gar nicht machen? Fragen über Fragen. Ein, zwei kurze Beispiele FPGA<->CPLD wäre ganz herzallerliebst. Um einen Shitstorm zu riskieren: ich überlege, ob ich einfach mal mit einem PLD bastel sollte. Die sind in so kleinen Gehäusen zu haben und teileweise finde ich sogar plcc Gehäuse, dass ich so was mal auf eine Bastelatine packen könnte. Auch wenn ich jetzt noch nciht weiß, was ich z.B. mit den 64 FF eines xc2c64 machen könnte. Für einen TFT Controller reicht es ja sicher nicht... Inspiration oder Links zu Projekten oder neudeutsch: Maker-Blogs immer gerne. Grüße Jo
Da gibt es keinen Unterschied -> Thread kann geschlossen werden.
Fädel Mädel schrieb: > Da gibt es keinen Unterschied -> Thread kann geschlossen werden. Autsch! Also mir file (Für unsere Germnanisten: Konjunktiv von Fallen so richtig geschrieben?) da zuerst mal die Persistenz ein. Sorry, aber das Fremdwort musste jetzt sein 8-) LG Jörg
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Da gibt es schon Unterschiede... Das geht schon damit los, das man wegen der begrenzten Logik die CPLD für andere Anwendungen nimmt, als FPGA. Prinzipiell beschreibe ich Designs sowohl für CPLD als auch für FPPGA mit VHDL. Beim FPGA versuche ich alles auf eine Taktdomäne zu bekommen. Im CPLD fehlen dazu die Ressourcen und ich muß extern sicherstellen, das die Zeitbedingungen eingehalten werden. Für ein Schieberegister hat man dann schnell mal drei Taktdomänen: SCLK als Schiebetakt, /CS als Ladetakt für das Datenregister und den internen Takt der eigentlichen Logik. Duke
Duke Scarring schrieb: > Das geht schon damit los, das man wegen der begrenzten Logik die CPLD > für andere Anwendungen nimmt, als FPGA. Aber keinen in der Beschreibung mit VHDL. Egal ob FPGA oder CPLD man kann nur das VHDL Subset verwenden das der Synthesetool-provider dafür vorgesehen hat. Dazu kommt das manche FPGA-Hersteller ihre kleinen FPGA inzwischen als CPLD bezeichnen. Für einen VHDL-Anfänger ist es völlige Zeitverschwendung sich mit irgendwelchen willkürlichen Produktbezeichnungen rumzuschlagen. Thread schliessen und sich den wirklichen Herausforderungen beim Digitalentwurf zuwenden.
Fädel Mädel schrieb: > Thread schliessen und sich den wirklichen Herausforderungen beim > Digitalentwurf zuwenden. Hey Mädel, ich finde Dein Verhalten wirklich unangenehm. Sachlich geht anders! Nur mal So am Rande: der Job für die Erdachse ist schon vergeben und leider nicht an Dich. VG Jörg
Jörg B. schrieb: > Hey Mädel, ich finde Dein Verhalten wirklich unangenehm. Sachlich geht > anders! Tut mir leid, aber sachlicher als "Da gibt es keiner Unterschiede" geht nun mal nicht als Antwort.
Ich frage mich gerade nach Deiner Expertise, Mädel. Ich habe nicht Die Ansicht Dich an den Pranger zu stellen, aber wenn ich im µC Bereich unterwegs bin, dann sind die Ressourcen, die mir der Chip bietet ein Kriterium für das SW Design. Ich bin selber VHDL Anfänger, aber was ich mitbekommen habe, ist das CPLDs i.d.R. weniger MCs haben als FPGAs. @Duke Scarring hat andere Argumente angebracht. Das klingt schon mehr als "kein Unterschied" Ich habe in meiner Ausbildung ASM auf einem 8051 gelernt. Später habe ich dann C auf einem PC programmieren gelernt. Ich sehe da in Ansatz einen gewaltigen Unterschied obwohl beide Sprachen Ablauf-orientiert sind: Es sind die zur Verfügung stehenden Ressourcen. VG Jörg
Anscheinend hat mich Fädel Mädel etwas falsch verstanden: ich meine natürlich keine syntaktischen Unterschiede, sondern was mit mit der Syntax anstellt. ;-) Beruhigend ist, dass die anderen beiden Poster dies an sich aber schon rausgezogen haben. Andererseits finde ich es aber beinahe angenehm, wenn Poster die Antworten so codieren, dass man weiß sie -können- nicht ernst gemeint sein. Dann muss man nicht überlegen ob man darüber nachdenken muss. Wer Expertise hat, bitte posten.
Dadadurch, das der CPLD "nur" aus den Ein- und Ausgangsblöcken und der Matrix in der Mitte besteht, kann man die Laufzeiten ziemlich genau und deterministisch berechnen, bzw. das Software/Analysetool macht das. Beim FPGA kann/werden nach jeder Synthese die Karten neu gemischt was die Wege und Laufzeiten angeht...
Jörg B. schrieb: > Ich frage mich gerade nach Deiner Expertise, Mädel. Ich habe nicht Die > Ansicht Dich an den Pranger zu stellen, 20+ Jahre Erfahrung im Bereich FPGA, da zuck ich nicht mal mit dem Augenlid, wenn mir einer mit "Pranger" kommt - erst recht wenns derselbe ist der mir vorher unsachliche Ausdrucksweise vorwarf. > Ich bin selber VHDL Anfänger, aber was ich mitbekommen habe, ist das > CPLDs i.d.R. weniger MCs haben als FPGAs. @Duke Scarring hat andere > Argumente angebracht. Das klingt schon mehr als "kein Unterschied" Nein CPLD ist ein Marketing - Begriff der sagt nix über die Resourcen aus, Beispiel Lattice MachXO2 - wird von Hersteller wegen "InstantPowerOn" als PLD vermarktet, aber beinhaltet alle resourcen wie man sie von den FPGA gelabelten serien anderer Hersteller kennt, Embedded RAM, PLL's, ... Und ob der Konfigspeicher nun non-volatile oder flüchtig (SRAM-basiert) ist, sieht man den VHDL-Code nicht an. Und bei VHDL als "Hochsprache" sollte man sich als User, insbesonders als Änfanger, nicht um LowLevel Details scheren, das macht das Synthesetool. Beispiel State machine, die beschreibt man in VHDl so abstrakt, da sieht man nicht im geringsten od die nun als BRAM-LUT oder L_Slice LUT mit FF realisiert wird.
Skyper schrieb: > Dadadurch, das der CPLD "nur" aus den Ein- und Ausgangsblöcken und der > Matrix in der Mitte besteht, kann man die Laufzeiten ziemlich genau und > deterministisch berechnen, bzw. das Software/Analysetool macht das. Nicht Synthesetool mit Fitter/P&R verwechseln, dem Synthesetool das VHDL frisst sind Laufzeiten wurscht. > Beim FPGA kann/werden nach jeder Synthese die Karten neu gemischt was > die Wege und Laufzeiten angeht.. Und das drückt sich wie am VHDL Codierstil aus ???
Fädel Mädel schrieb: > Und das drückt sich wie am VHDL Codierstil aus ??? Beim Codieren, garnicht... das ja der Witz... nur im Hardware Ergebnis, dort können die Laufzeiten bei gleichem Sourcecode bei jedem Durchgang varieren...
Skyper schrieb: > Fädel Mädel schrieb: >> Und das drückt sich wie am VHDL Codierstil aus ??? > Beim Codieren, garnicht... das ja der Witz... Doch, man sollte schon beim Beschreiben seiner Hardware ein Auge auf die Zielarchitektur haben. Einen SPI-Slave beschreibe ich für ein CPLD ganz anders als für ein FPGA. Siehe dort den letzten Satz: http://www.lothar-miller.de/s9y/categories/26-SPI-Slave Und die FPGA-Version im dort ebenfalls verlinkten Thread Beitrag "Re: Erfahrung mit SPI Slave und Spartan 6 FPGA?" Beim CPLD scheue ich mich nicht, SS und SCLK als Takte und als Resetquelle für die Schieberegister zu nehmen. Im FPGA würde ich das soweit irgend möglich vermeiden...
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Fädel Mädel schrieb: > Nicht Synthesetool mit Fitter/P&R verwechseln, dem Synthesetool das VHDL > frisst sind Laufzeiten wurscht. Daß das was anderes ist, dürfte klar sein, aber daß sich das Synthesetool (gar) nicht für Laufzeiten interessiert, ist auch nicht (mehr) wahr. Zumindest nicht, seit es die "Timing Driven Synthesis"-Option gibt. https://www.intel.com/content/www/us/en/programmable/quartushelp/15.0/mergedProjects/logicops/logicops/def_synth_timing_driven_synthesis.htm ... und das kann durchaus das Quentchen Margin ausmachen, daß zum stabilen Betrieb des Designs noch fehlt.
Lothar M. schrieb: > Skyper schrieb: >> Fädel Mädel schrieb: >>> Und das drückt sich wie am VHDL Codierstil aus ??? >> Beim Codieren, garnicht... das ja der Witz... > Doch, man sollte schon beim Beschreiben seiner Hardware ein Auge auf die > Zielarchitektur haben. Das ist für einen VHDL-Lernenden IMHO nicht zu empfehlen, erst wenn man die Grundlagen wie synchrones Design von Zählern, FSM, Encodern, SERDES drauf hat, könnte man sich der Musse hingeben, zu prüfen ob man für Resourcenschwache und oft veraltetet PLD's optimiern muß und kann. PLD unbedarfte verlieren sich da gern völlig unnötigweise im Studium der 1000 seitigen Architektubeschreibung ohne danach auch nur die geringste Ahnung davon zu haben wie man das in VHDL beschreibt und warum das so viel anders als als C für µC ist. Und wenn man die hardware im dem Blick, dann genügt die grobe Unterscheidung, ob das nun CPLD oder FPGA genannt wird herzlich wenig. Beispl Shiftregister -Makros beim Xilinx Spartan3 sind SRL 16 bit lang, bei Virtex5 32; irgendwann kommen FIFO7Serdes direkt in den IO-Pads hinzu, Altera kann(te) SReg-macros nur bei Stratix, aber nicht bei den Cyclones, ... etc.pp. Da muss man schon tiefer in die Erchitekturbeschreibung einsteigen als bis zur erste zeile, die die Marketing relevante Zuschreibung zu PLD (klingt billig) oder FPGA (klingt teuer). Und bereits hingewiesen Lattice bezeichnet Bausteine als CPLD's die in der Grundtruktur Xilinx/Altera's FPGA's gleichen - lediglich die Konfigurationsphase ist im "normalen PowerOn ramping" versteckt. Mit predictable Routing ist auch nicht weit her. Aus der verlinkung: "Diese Implementation ist für CPLDs ausgelegt! Für FPGAs ist die Umsetzung mit asynchronem Reset und zusätzlichen Taktdomänen (SS, SCLK) äusserst ungünstig. Hier sollte eher der Ansatz mit einer Überabtaktung des SCLK mit anschliessender Flankenerkennung gewählt werden." So pauschal wie da mit CPLD/FPGA umgegangen wird, stimmt der Satz nicht. Xilinx-FPGA wie Spartan-6 die nicht gleichzeitig synchron und asynchron am FF können tun sich prinzipiell mit gemischten synchronen/asynchronen Schaltungsteilen schwer, Altera-FF die beide Anschlüße am FF haben, weniger. Und dann wären noch FPGA's mit SERDES-primitiven, da wäre eine Abtaktung des (sehr hohen Bittaktes [bspw LVDS-LCD]) unmöglich. Und die Entscheidung, ob mal alles auf einen Masterclock synchronisiert oder mehrer verschiedene taktdomainen aufbaut ist keine die im Themenbereich "Unterschiede VHDL Beschreibung Stile" diskutiert wird. Das gehört IMHO zum Thema "Grundlagen Digitalentwurf" und damit zu einer der wirklichen Herausforderungen im Digitalentwurf, nämlich dem optimalen Entwurf der Taktbereiche und -verteilung.
Markus F. schrieb: > Fädel Mädel schrieb: >> Nicht Synthesetool mit Fitter/P&R verwechseln, dem Synthesetool das VHDL >> frisst sind Laufzeiten wurscht. > > Daß das was anderes ist, dürfte klar sein, aber daß sich das > Synthesetool (gar) nicht für Laufzeiten interessiert, ist auch nicht > (mehr) wahr. > Zumindest nicht, seit es die "Timing Driven Synthesis"-Option gibt. > > https://www.intel.com/content/www/us/en/programmable/quartushelp/15.0/mergedProjects/logicops/logicops/def_synth_timing_driven_synthesis.htm Die bei den kostenlosen synthese-Lizenzen (Prime), mit denen ein Anfänger zu tun hat, gerne deaktiviert oder nicht implemetiert ist (Xilinx ISE). > ... und das kann durchaus das Quentchen Margin ausmachen, daß zum > stabilen Betrieb des Designs noch fehlt. Was belanglos ist, wenn der Änfänger Zeit bei der Betrachtung von VHDL Schreibstilen verplembert, die er besser für das Erlernen von timing constraints und -closure aufgewandt hätte. Auch eine Herausforderung im Digitalentwurf die nix mit VHDL-Stil zu tun hat.
... und jetzt das Ganze noch in ein paar anfängerfreundliche Sätze verpackt und die Frage dürfte beantwortet sein. oder? ...
Jörg B. schrieb: > ... und jetzt das Ganze noch in ein paar anfängerfreundliche Sätze > verpackt und die Frage dürfte beantwortet sein. oder? ... Hab ich doch schon in der ersten Antwort!? Das problem ist, das der TO eigentlich wissen wollte, ob er sich ein xc2c64 Board aufbauen sollte um in VHDL einzusteigen. Aber auch darauf wäre die Antwort "Nein". Ist jetzt "Nein" als Antwort zu komplex, als das ein "Anfänger" es verstehen könnte?!
Fädel Mädel schrieb: > Das ist für einen VHDL-Lernenden IMHO nicht zu empfehlen Und doch war genau das die Frage... > So pauschal wie da mit CPLD/FPGA umgegangen wird, stimmt der Satz nicht. Und genau das ist ja auch der Knackpunkt: man muss seine Beschreibung an die Zielhardware anpassen, wenn man ein gutes Ergebnis will. Das wurde schon im Beitrag "Re: Hardware mit VHDL "richtig" beschreiben." ausgehampelt. Und der Unterschied zwischen einem echten CPLD mit Funktionstermen (also nicht das, was Lattice mit MachXO als "PLD" verkauft) und FPGAs mit der LUT-Register Struktur ist eben noch einiges größer als zwischen einem FPGA mit Flipflops, die nur synchronen oder asynchronen Reset kennen/können. Da ist der einfachste Weg sowieso, so weit wie möglich gar keinen Reset in seine VHDL Beschreibung reinzunehmen. Den berüchtigten "Resettaster" drückt sowieso nur der Entwickler, und der könnte auch einfach ein Neuladen initiieren, dann werden die Flipflops auch richtig gesetzt... Hopp Hobby schrieb: > ich überlege, ob ich einfach mal mit einem PLD bastel sollte. Lass die Finger weg von den Dingern und nimm zum VHDL-Lernen gleich ein (einfaches) FPGA wie z.B. den MachXO2. Wenn du dann mal was mit CPLDs machen musst (jetzt schon mein Beileid...) dann wirst du die entsprechenden Einschränkungen ja noch herausfinden. Du wirst dann zuallererst eine gewisse "Enge" und "Knappheit" verspüren... ;-)
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Lothar M. schrieb: > Und der Unterschied zwischen einem echten CPLD mit Funktionstermen (also > nicht das, was Lattice mit MachXO als "PLD" verkauft) und FPGAs mit der > LUT-Register Struktur ist eben noch einiges größer als zwischen einem > FPGA mit Flipflops, die nur synchronen oder asynchronen Reset > kennen/können. Nicht nur lattice, auch beim Altera Max steckt eine LUT-FF Struktur unter der "CPLD Haube". "CPLD" taugt heutzutage als Aussage über die IC-Möglichkeiten so gut wie Null. Also wenns um VHDL-projekte geht, bitte immer die IC-familie nennen - im Thread-Subject- und nicht erst kryptisch klein geschissen im vorletzten Satz ... Der TO verwirrte: "ich möchte ... einen Thread starten, der ... eher auf unterschiedliche Matras wenn ich etwas in VHDL umsetzen will. "Matra" kenn ich nicht, hab ich mal mit "Mantra" ersetzt und mit "Sprachen-Verwendungsstil übersetzt. Zumal ja Architecturunterschiede vom TO ausgeschlossen worden: "ich möchte nicht einen Thread starten, der ausschließlich auf Unterschiede zwischen cpld und fpga abzielt, " Und jetzt kommt der TO angeschossen, das es ihm doch genau Unterschiede in der Hardware und ihren Möglichkeiten geht. Und um Platinenselberbau statt reinem VHDL-Coding, obwohl Thread-Subject ausschliesslich vom Coding spricht. Wer ne vernünftige Antwort möchte sollte seine Frage auch mit Vernuft formulieren und nicht wie Atze Schröder mit "Ja! Nee! Is klar!"
Fädel Mädel schrieb: > Das problem ist, das der TO eigentlich wissen wollte, ob er sich ein > xc2c64 Board aufbauen sollte um in VHDL einzusteigen. Aber auch darauf > wäre die Antwort "Nein". Ist jetzt "Nein" als Antwort zu komplex, als > das ein "Anfänger" es verstehen könnte?! D=-3,-9,27,-81 => ist das nächste Glied der Folge -243? Antwort Nein. Kenne ich das Bildungsgesetz, erübrigen sich weitere Fragen. Lothars Zusammenfassung kann ich verstehen und Nachvollziehen. Im Beispiel: f(x)= -n^x ist nachvollziehbar. Wenn Jemand aber noch keine Potenzen kennt, dann brauche ich eine andere Sprache dieser Person eine nachvollziehbare Antwort zu geben. Auch wenn es schwer fallen sollte, erreiche ich meinen Gesprächspartner nur, wenn ich mich in seine Erfahrungswelt begebe... VG Jörg
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Jörg B. schrieb: > Fädel Mädel schrieb: >> Ist jetzt "Nein" als Antwort zu komplex, als >> das ein "Anfänger" es verstehen könnte?! > > D=-3,-9,27,-81 => ist das nächste Glied der Folge -243? > > Antwort Nein. > > Kenne ich das Bildungsgesetz, erübrigen sich weitere Fragen. Lothars > Zusammenfassung kann ich verstehen und Nachvollziehen. Im Beispiel: > f(x)= -n^x ist nachvollziehbar. Wenn Jemand aber noch keine Potenzen > kennt, dann brauche ich eine andere Sprache dieser Person eine > nachvollziehbare Antwort zu geben. > > VG Jörg Hey Jörg, ich finde Dein Verhalten wirklich unangenehm. Sachlich geht anders! Nur mal So am Rande: der Job für die Erdachse ist schon vergeben und leider nicht an Dich.
Fädel Mädel schrieb: > Hey Jörg, ich finde Dein Verhalten wirklich unangenehm. So hat jede seine eigene Wahrnehmung und seine eigene Erdachse um die sich für ihn alles dreht. Sonst noch was zur Sache an sich?
Lothar M. schrieb: > Fädel Mädel schrieb: >> Hey Jörg, ich finde Dein Verhalten wirklich unangenehm. > So hat jede seine eigene Wahrnehmung und seine eigene Erdachse um die > sich für ihn alles dreht. Sonst noch was zur Sache an sich? Ja, wann wird der falsche Satz auf deiner Website berichtigt?!
Hopp Hobby schrieb: > Auch wenn ich jetzt noch nciht weiß, was ich > z.B. mit den 64 FF eines xc2c64 machen könnte. Für einen TFT Controller > reicht es ja sicher nicht... Bevor das hier in weiteres Gemotze ausartet: Die Anwendungsfälle von FPGA's und CPLD's sind "ziemlich sehr" verschieden. Und da du nicht weißt, was du mit einem 64er Coolrunner machen könntest, brauchst du ihn auch nicht wirklich. Aber ich zeig mal ein Beispiel auf: Schon mit einem ganz kleinen 32er Coolrunner kann man gute Dinge machen, wie z.B. das Frontende für einen Eigenbau-Zählfrequenzmesser. Bei sowas braucht es das Meßtor und die ersten Zählstufen für Eingang und Referenz, und wenn man einen guten Frequenzzähler bauen will, kann man anbei auch noch einen TDC7200 anflanschen. Gerade die kleinsten Coolrunner sind prädestiniert dafür, denn deren Chip ist klein und schnell wegen der geringen FF Anzahl - die Dinger können bis etwa 700..730 MHz an Eingangssignal verarbeiten, wenn man das Innenleben entsprechend gestaltet. Sowas mit einem FPGA fällt weitaus schwerer, da dort die Verschaltmatrix wegen der viel höheren LUT-Anzahl komplexer und damit langsamer ist. So, und einen TFT-Controller hab ich schon mit einem 144er XC95 gemacht, da blieben dann noch so ungefähr 20 FF übrig. W.S.
Atmet durch. :-) Also Fädel Mädel hat vielleicht unbewusst, vielleicht mit Absicht meine Frage falsch verstanden. Es geht nicht um VHDl lernen. Habe ich das irgendwo so gesagt? Ich stehe eher am Anfang des Digital-Designs, ja hab ich so geschrieben. Das heißt aber nicht, dass ich nicht schon ein paar kleinere Projekte auf Spartan3 gemacht habe. Fühle mich noch nicht richtig sicher und es ist keine Raketentechnik. Und weil ich ein eher bescheidener Mensch bin würde ich mich daher mal ganz nüchten als eher rudimentär aufgestellt bezeichnen... Und, ja der prinzipielle Unterschied zwischen einem FPGA Aufbau und cpld (das implizierte für mich Produktterme) ist mir auch klar, ich habe nur danach gefragt, wie ich mit diesen strukturellen Unterschieden in der Praxis umgehen könnte/sollte. Lothar Miller hat das mit dem spi-Beispiel schon genauso kommentiert wie ich dachte und wenn in der Richtung mehr gekommen wäre, wärs noch besser gewesen. Das ist für mich ein Mantra... FPGA so gut es geht einen Takt und Signale mit dem Takt abfragen. CPLD Signale zum Takten der FF durchaus benutzbar... (Fädel Mädel, das ist jetzt ein Beispiel was du generalisieren kannst/musst) Als Abfall habe ich für mich gedacht, vielleicht eine Inspiration zu bekommen, was ich mit einem CPLD anstellen könnte. Denn der vergleichsweise kleinen Größe steht das angenehmere Gehäuse gegenüber. War ich so missverständlich oder mehrdeutig? Finde ich auch nach neuem lesen nicht, aber ist ja möglich. Danke an alle, also wirklich alle und wenn euch noch etwas einfällt was hilfreich ist nur zu
Hopp Hobby schrieb: > War ich so missverständlich oder mehrdeutig? Finde ich auch nach neuem > lesen nicht, aber ist ja möglich. Jaaa, 100% unverständlich! Im ersten Teilsatz beschreibst du, was du nicht wissen willst - was schon mal ein ganz schlechter Anfang für ne Frage ist. Und im zweitens Teilsatz kommst du zur eigentlichen Frage aber verwendest einen in der Technik völlig unüblichen Begriff, der auch noch falschgeschrieben ist "sondern eher auf unterschiedliche Matras ... in VHDL" ^^^^^^ Tippe doch, bevor du nach etwas fragst, den Begriff in Google oder Wikipedia ein. Wenn da nur völlig unpassender Mist rauskommt, hat auch das Forum keine Chance, die wirre Anfrage zu verstehen. Und wenn du ein konkretes Projekt, planst dessen Sinnhaftigkeit du gerne evaluiert haben möchtest, dann beschreib es detailiert und zu Beginn des Post. Also bspw. "ich möchte ein E-Bike einsetzen um zwischen Unna und Bochum zu pendeln" und nicht "Unterschiede bei der Benützung elektrisch betriebener Beförderungsmittel um damit über die Ruden zu kommen" Oder bitte einen Fachkundigen Mod die Anfrage in verständliches Forumdeutsch umzuschreiben.
Gut, das mit dem Zeit nehmen könnte ich jetzt an dich zurück geben, denn mit etwas länger nachdenken hättest du den Post bestimmt besser verstanden. Oder hoffentlich. Das haben die anderen Leute ja auch hinbekommen. Bringt dich das wenigstens etwas ans nachdenken? Die Tatsache, dass viele Poster nicht auf den uc.net Gepolter eingestiegen sind, zeigt MIR jedenfalls, dass das so absurd wie du tust nicht gewesen ist. Und nun ist ja der Thread wohl auch am Ende. Und in Bezug auf dich freue ich mich, eine gute Tat vollbracht zu haben. Du fühlst dich doch jetzt auch hoffentlich gut? Schönes Wochende!
Hopp Hobby schrieb: > Gut, das mit dem Zeit nehmen könnte ich jetzt an dich zurück geben, denn > mit etwas länger nachdenken hättest du den Post bestimmt besser > verstanden. Oder hoffentlich. Das haben die anderen Leute ja auch > hinbekommen. Bringt dich das wenigstens etwas ans nachdenken? > Die Tatsache, dass viele Poster nicht auf den uc.net Gepolter > eingestiegen sind, zeigt MIR jedenfalls, dass das so absurd wie du tust > nicht gewesen ist. > Und nun ist ja der Thread wohl auch am Ende. > Und in Bezug auf dich freue ich mich, eine gute Tat vollbracht zu haben. > Du fühlst dich doch jetzt auch hoffentlich gut? Na dann nehm ich mal die Freiheit und zitiere verursacht durch obiges Gesülze die passende Mod-Phrase: "So hat jede seine eigene Wahrnehmung und seine eigene Erdachse um die sich für ihn alles dreht. Sonst noch was zur Sache an sich?"
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