Hallo liebes Forum, wenn ich z.B. eine superpräzise Frequenz von 25MHz hätte und die durch 2,5 teilen würde, hätte ich dann 10MHz als Referenz für Spektrumanalyzer und Frequenzgenerator (Marconi) und andere Geräte. Wie kann man durch 2,5 teilen? Die üblichen Teiler aus der TTL Reihe können nur ganze Zahlen!
Nimm eine PLL mit Teiler 5 vom VCO zum Phasenvergleich (Feedback-Teiler) und Teiler 2 vom VCO zum Ausgang (Ausgangs-Teiler) Die PLL nimmt dann die Eingangsfrequenz × 5 ÷ 2.
Thorsten S. schrieb: > Nimm eine PLL mit Teiler 5 vom VCO zum Phasenvergleich (Feedback-Teiler) > und Teiler 2 vom VCO zum Ausgang (Ausgangs-Teiler) > Die PLL nimmt dann die Eingangsfrequenz × 5 ÷ 2. Autsch, da hab ich mich leicht vertan, ich hab mal 2,5 genommen, nicht durch 2,5... Für ein Teilen durch 2,5 müssen die beiden Teiler andersherum aufgesetzt werden, hier würde ich als Feedbackteiler 4 nehmen und als Ausgangsteiler 10, was je nach verwendeter PLL den Vorteil eines 50% Tastverhältnisses hat, weil 2 als Faktor im Ausgangsteiler vorkommt.
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Helmut -. schrieb: > Einmal bis 2 zählen und einmal bis drei. Und dann wieder von vorne. Taugt dann ggf. nicht als Referenzsignal, weil der so geteilte Takt stark jittert (sog. Humpeltakt)
Knut der niedliche Eisbär schrieb: > Hallo liebes Forum, wenn ich z.B. eine superpräzise Frequenz von 25MHz > hätte und die durch 2,5 teilen würde, hätte ich dann 10MHz als Referenz > für Spektrumanalyzer und Frequenzgenerator (Marconi) und andere Geräte. > Wie kann man durch 2,5 teilen? Die üblichen Teiler aus der TTL Reihe > können nur ganze Zahlen! Nimm ein GPS-Normal, das bietet 10 MHz ohne Liegestütze: Beitrag "10mhz GPS Normal bauen"
Knut der niedliche Eisbär schrieb: > allo liebes Forum, wenn ich z.B. eine superpräzise Frequenz von 25MHz > hätte und die durch 2,5 teilen würde, hätte ich dann 10MHz als Referenz Ich glaube nicht, dass du 25MHz hast. Die Frequenznormale in HF Labors sind (NICHT OHNE GRUND!) in 99% der Fälle 10MHz. Ohnedies lässt sich das in der beschriebenen Weise stabil erzeugen, allerdings nicht nur mit x2 / 10, sondern mit x20 und dann durch 50.
Knut der niedliche Eisbär schrieb: > Wie kann man durch 2,5 teilen? Am besten gar nicht. Verdopple deine Frequenz auf 50 Mhz und nimm davon jede 5 Flanke. Das wären dann ein Zähler bis 5 und ein toggle Flip Flop.
Ein 74xx90 als Teiler durch 5 liefert an seinem ersten Ausgang 2 Impulse pro 5 Eingangsimpulsen, das ist eine Teilung durch 2,5. Allerdings etwas holprig, für einen Frequenzzähler reicht es aber.
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Um es noch im Datenblatt zu zeigen, aus 10 Eingangsimpulsen entstehen 4 Ausgangsimpulse, entsprechend einer Multiplikation mit 0,4 oder einer Division durch 2,5. Das stottert natürlich etwas und spektral betrachtet wäre die 0,4-fache Frequenz vermutlich auch schwächer als andere Teilfrequenzen, aber wenn man nur zählt stört das nicht. Ähnlich geht es auch mit anderen TTL-Teilern.
Es geht auch ohne stottern: Der 7490 teilt durch 5, dann mit 2 XOR Gattern wieder auf 20 MHz vervierfachen und zum Schluss noch einmal teilen wegen 50% duty cycle. Ich gebe zu, das RC-Glied des zweiten XOR Gatters wird bei 20 MHz etwas fummelig.
Beitrag #5856893 wurde von einem Moderator gelöscht.
Bernd schrieb im Beitrag #5856893: > > Der Schwachsinn, den du hier absonderst, passt gut zu deinem Nick. Richtig! Deswegen schrieb ich ja 'wird fummelig'. Eine genaue 50% PW wird es dann aber trotzdem nicht ergeben. Im Extremfall sogar eher 25 zu 75 Prozent. Und temperaturstabil schon gar nicht. Da habe ich den Mund etwas zu voll genommen. Sorry.
Geht viel einfacher. Wenn die 25 MHz aus einem sauberen 50-%-Rechteck bestehen, steht alle 20 ns ein Flankenwechsel zur Verfügung. Daraus lässt sich dann ein 40- oder 60-%-Rechteck für 10 MHz konstruieren. Das Tastverhältnis der 25 MHz bestimmt dann allerdings den Ausgangsjitter - ist aber um Größenordnungen geringer, als bei der alternierenden /2-/3-Teilung.
Eine weiter Möglichkeit besteht einen Dioden oder aktiven Push-Push Verdoppler einzusetzen. Den gibt es fertig konfektioniert von Mini-Circuits oder kann man selber bauen. Dann einen durch 5:1:2 Teiler folgen lassen und nochmals verdoppeln um die gewünschten 10MHz zu gewinnen. Der Aufwand wäre dann in Grenzen. Solche Dioden Frequenzverdoppler zeichnen sich durch niedriges Phasenrauschen aus und werden oft professionell verwendet. https://www.minicircuits.com/WebStore/Multipliers.html https://www.macom.com/products/frequency-conversion/frequency-multipliers Eine andere Möglichkeit wäre ein AD PLL IC mit integrierten VCO wie der AD4355. Der kann die 25MHz direkt verarbeiten und weist einen VCO Post Teiler auf der z.B. 100MHz ausgeben kann weil der interne Teiler nur bis zu 54MHz herunter funktioniert. Die lassen sich dann aber extern leicht mit 5:1:2 auf symmetrische 10MHz herunter teilen. https://www.analog.com/en/products/adf4355.html
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Beispiel für ein 40-%-10-MHz-Signal mit geringem Jitter
Schon abenteuerlich, was hier alles vorgeschlagen wird. Analogmann schrieb: > mit x20 und dann durch 50. Dem kann man folgen, wenn es gelingt eine hochgenaue PLL zu bauen, die von vorn herein auf 500MHz gebaut ist, d.h. mit einem schmalen, analogen Bandfilter (Resonanzfilter) eben diese Frequenz hält. Dann ist das Runtergeteilte auch stabil. Hängt aber vom Eingangsjitter und der Stabilität der Schaltung ab. Im konkreten Fall würde ich - ein d.c. von 50% vorausgesetzt! - einen Flankendetektor bauen und dessen Ausgang durch 5 teilen. Sollte ein besseres Ergebnis liefern. Mit einem Trick kann man das sogar rückkoppeln und dem gewonnenen Takt abtasten und einer PLL zuleiten, die das weiter verbessert und auch für Verhältnisse von 60:40 für den D.C. des Eingangs taugt. Kommt auf das Spektrum des Eingangstaktes an. Ansonsten eben eine PLL zuerst und dann die Taktverdopplung mit deren Ausgangsignal. Ach Du grüne Neune schrieb: > Richtig! Deswegen schrieb ich ja 'wird fummelig'. Eine genaue 50% PW > wird es dann aber trotzdem nicht ergeben. Im Extremfall sogar eher 25 zu > 75 Prozent. Und temperaturstabil schon gar nicht. +1! Es muss erst hochmultipliziert werden, um dann zu teilen. Allerdings bringen deine beide XORs mit dem analogen Verzögerungsglied extremen Jitter ins System. Das macht eine PLL bei entsprechender Einstellung besser. Nachtrag: Mein Lösung wurde weiter oben schon gepostet, wie ich gerade sehe: Beitrag "Re: Frequenz durch 2,5 teilen" Das macht den kleinsten Fehler und geht in einem FPGA sogar per DCM. (Angewendet bei einem Design, welches keine PLL haben durfte, weil der Takt an- und abgeschaltet wird).
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www.silabs.com/products/timing/clocks ultra low jitter clock generator und wenn immer noch nicht sauber genug jitter attenuator
Es gibt doch wohl immer noch weiße und schwarze FFs. Also: Mit den weißen von 0 bis 4 zählen, bei 0 eine 1 ausgeben. Mit den schwarzen bei 2 eine 1 ausgeben. Beides verodern:
1 | 00112233440011223344 weiß |
2 | 11--------11-------- |
3 | 40011223344001122334 schwarz |
4 | -----11--------11--- |
5 | 11---11---11---11--- OR |
Extra: Laufzeit abgleichen, um Jitter zu minimieren. Alternativ: Ausgangssignal filtern.
Knut der niedliche Eisbär schrieb: > Wie kann man durch 2,5 teilen? Du baust einen Zähler bis 5, der auf steigende UND fallende Flanke weiterzählt. So bekommst du /2.5 mit einem Tastverhältnis, das deutlich besser ist als dein Originalsignal.
MaWin schrieb: > Knut der niedliche Eisbär schrieb: > Wie kann man durch 2,5 teilen? > > Du baust einen Zähler bis 5, der auf steigende UND fallende Flanke > weiterzählt. So bekommst du /2.5 mit einem Tastverhältnis, das deutlich > besser ist als dein Originalsignal. Das ist eigentlich Eine sehr gute Idee. Die Doppelflankenerzeugung bekommst noch mit einem Transistor als Inverter in Emitterschaltung hin. Vor und hinter dem Transistor mit einem 47pF die Signale auskoppeln und mit je einer schottky-Diode als Oderverknüpfung zusammen auf den Zähleingang geben. Aber welcher Zähler schafft locker 50MHz?
karadur schrieb: > aktuelle HC und AC-ICs HCs / HCTs aus den späten 90ern konnten das auch schon überwiegend.
Der Zähler muss keine 50, sondern nur 25 MHz können. Ein 3-Bit-Zähler erzeugt auf der positiven Taktflanke aus den 25 MHz ein 5-MHz-Signal mit 20 % Tastverhältnis. Ein einzelnes FF taktet mit der negativen Flanke um genau 50 ns versetzt in die Lücke hinein. Beide um 180° versetzte 5-MHz-Signale verodert ergeben dann die 10 MHz mit 40 %.
1 | 1-1-1-1-1-1-1-1-1-1- Eingangssignal = 25 MHz |
2 | 11--------11-------- Durch 5 geteilt = 5 MHz |
3 | -----11--------11--- Phasenversetzt um 2 1/2 Takte = 5 MHz |
4 | 11---11---11---11--- Verodert = 10 MHz |
dfIas schrieb: > Der Zähler muss keine 50, sondern nur 25 MHz können. > Ein 3-Bit-Zähler erzeugt auf der positiven Taktflanke aus den 25 MHz ein > 5-MHz-Signal mit 20 % Tastverhältnis. Sehr gut. Entspricht allerdings genau der Lösung die weiter oben von Jürgen S und darüber von Tobi P schon vorgeschlagen wurden. Der Unterschied ist nur die Art und die Reihenfolge der Flankenerzeugung. Die Veroderung als Kombinatorik am Ende der Mühle ist nicht so prickelnd, da hochgradig anfällig gegen Jitter und fan-out-Geschichten. Zudem läuft sie auch auf einen 40:60-Takt hinaus. Sie erfordert aber dennoch am Eingang exakt ein 50% Tastverhältnis, die man aber so ohne Weiteres nicht unterstellen kann. Sauber wird es nur mit einem Multiplier 2 und eine PLL gehen, die die Phase auf jede 25MHz-Flanke einstellt und perfekte 50MHz bereitstellt. Die durch 5 zu teilen, macht den Takt nicht nur stabiler, sondern erzeugt zwangsläufig einen perfekten duty cycle.
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Vielleicht gibt es statt den 7490 auch noch synchrone Dezimalzähler, wie den CD4518 nur deutlich schneller (HC). Also ein Baustein mit zwei getrennten synchronen Zählern mit einem Teilerfaktor von 10 unter Verwendung des BCD-1-2-4-8-Ausgangscodes. Diese kann man dann so teilen lassen, dass am Ausgang automatisch ein perfektes duty cycle von 50% entsteht?
Christoph db1uq K. schrieb: > Ein 74xx90 als Teiler durch 5 liefert an seinem ersten Ausgang 2 Impulse > pro 5 Eingangsimpulsen, das ist eine Teilung durch 2,5. Einen Sinus kannst du am Ausgang eines 74xx nicht erwarten. Ach Du grüne Neune schrieb: > Diese kann man dann so teilen lassen, dass am Ausgang automatisch > ein perfektes duty cycle von 50% entsteht? Auch bei Pulsverdoppelung mit einem RC-Glied ist die eine Flanke etwas verschoben. Es kommt also sehr drauf an, worauf der TO bei seinem Ausgangssignal Wert legt. "superpräzise" kann alles mögliche von Tastverhältnis über Flankenjitter, Kurzzeitstabilität bis zu Langzeitstabilität bedeuten.
Da wird wieder eine Sau durchs Dorf getrieben. Sooo ein Schwachsinn einen 25 Mhz Takt zu haben (allein nur zu haben !!) und ihn dann durch 2.5 teilen zu wollen. Wenn es nur für irgendetwas gut sein würde, aber ich erkenne den praktischen Sinn nicht. Einzig alleine hier die Leute mit theoretische Dingen zu beschäftigen die keinerlei praktischen Nutzen haben weil man das Problem grundsätzlich ganz anders lösen würde. Unfug.
Naja, so ganz unsinnig ist die Frage nun auch wieder nicht. Wenn du einen hochpräzisen 25MHz-Oszillator hast und mit dem Ethernet und DDR machen möchtest (hatte ich exakt so schon) und dann irgendwo 10MHz für einen Bildsensor brauchst, die synchron sein sollen, darf die Frage schon erlaubt sein. Was wäre denn die Alternative? Quarz parallel und synchen?
Jürgen S. schrieb: > Naja, so ganz unsinnig ist die Frage nun auch wieder nicht. Wenn es kein Unsinn wäre hätte es der TO ja "praktisch", also praxisnah darstellen können. So ist und bleibt es ein akademisches Hirngespinst ohne praktischen Nährwert. Wen ich sowas machen soll dann nehme ich einen VCXO den ich mit einer PLL (z.B. ADF4002 ideal) an den komischen 25MHz Oszillator anbinde.
Was mich betrifft würde ich wahrscheinlich wie schon vorgeschlagen in diesen spezifischen Fall das Signal linear mit einem Push-Push Verdoppler auf 50MHz vervielfachen und dann durch 10 bi-quinär teilen um auf 5MHz ein echtes 50% Tastverhältnis zu erhalten. Anschließend wieder mit einem aktiven oder Dioden Push-Push Verdoppler oberwellenarm auf 10MHz verdoppeln und nachher mit einem einfachen Bandpass Filter, um die 5Mhz und Oberwellen ausreichend zu unterdrücken, auf den gewünschten Wert zu verstärken. Wenn man wie HP dann noch ein 10Mhz Quarzfilter mitintegriert, dann wird das Phasenrauschen besonders niedrig sofern rauscharme HF Verstärkermethoden realisiert werden. http://www.wenzel.com/wp-content/uploads/diodedbl.pdf Nach Wenzel Associates sind solche Methoden auch sehr phasenrein und verschlechtern das Phasenrauschen nicht nennenswert. Diese Verdoppler gibt es schon fertig zu kaufen (Mini-Circuits). Mit einem geeigneten Gegentakt HF Trafo und zwei Schottkydioden geht es auch. Eine PLL lohnt sich hier eigentlich nicht wirklich. http://www.wenzel.com/documents/2diomult.html http://www.wenzel.com/documents/circuits1.htm In früheren Messender/Synthesizer Schaltungen von R&S und HP fanden sich auch oft ähnliche Methoden. In diesen Frequenzzählern und hochstabilen Frequenzstandards wie z.B. HP105A wurde das auch so gemacht weil dort ein hochwertiger 5MHz Quarz eingesetzt wurde. Oft wurde dort zur Verringerung des Phasenrauschen auch ein 5MHz Quarzfilter eingeschleift. Wer da mehr erfahren möchte, studiert am besten die älteen Serviceunterlagen von entsprechenden HP Produkten. Die sind kostenlos im Internet findbar. Dies Methoden, wie R&S in einer früheren R&S Neuigkeiten Zeitschrift dokumentierte, ergaben bis 10GHz vervielfacht ein sauber genug Signal. Wer die regenerative Frequenzteiler Technik beherrscht könnte damit sauber auf 5Mhz in perfekter Symmetrie teilen und anschließend wieder wie beschrieben auf 10MHz verdoppeln. Andrerseits wäre es eventuell vernünftiger gleich einen 10MHz Frequenzstandard geeigneter Eigenschaften gebraucht zu erstehen. Eure digitalen Künste und Vorschläge in Ehren, aber die haben spektral und andersweitig doch alle ihre eigenen Nachteile.
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Sherlock Holmes schrieb: > Wen ich sowas machen soll dann nehme ich einen VCXO den ich > mit einer PLL (z.B. ADF4002 ideal) an den komischen 25MHz > Oszillator anbinde. Wenn jemand auf geringes Phasenrauschen Wert legt, ist eine PLL nicht unbedingt das Mittel der Wahl. Wo ist der TO eigentlich geblieben?
Gerhard O. schrieb: > Eure digitalen Künste und Vorschläge in Ehren, aber die haben spektral > und andersweitig doch alle ihre eigenen Nachteile. Absolut. Allerdings nehme ich an, dass der TO eher eine preiswerte Lösung braucht. ?
Jürgen S. schrieb: > Allerdings nehme ich an, dass der TO eher eine preiswerte Lösung > braucht. Das bezweifle ich. Die benannten Messgeräte kosten auch Bisschen was. Ein PLL Chip (silabs hat die zb) kostet vielleicht fünf Euro. Die Schaltung(SMD) ist natürlich zu entwerfen (arduino?)
Wolfgang schrieb: > Wo ist der TO eigentlich geblieben? Der sucht noch nach den Anforderungen an die Genauigkeit... Mit Ofen drum, gibt's die 10 MHz auch fertig: https://www.thinksrs.com/products/sc10.html
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