Ich habe nun schon annähernd 2 Jahre den Gedanken im Kopf, eine Platine mit CPU im BGA-Package zu entwickeln. Das bedeutet natürlich enorme Kosten bzw. sehr feine Traces und Vias mit enorm kleinen Durchmesser. Ich schaue dabei immer auf ältere CPUs die auch noch ein einfaches RAM-Interface und möglichst große Abstände zwischen den Bällen haben um die Produktionskosten der Platine so gering wie möglich halten zu können. Im Kopf hatte ich aktuell eine CPU aus dem Jahr 2005 (da müsste man eigentlich meinen, die lässt sich inzwischen für ein Appel und ein Ei auf eine Platine löten) im 282-TFBGA Package mit 0.65mm Pitch und 0.3mm Ballgröße (MT6217). Habt ihr da eine ungefähre Idee ob das 2019 machbar ist?
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BGA nur dann wenn anders nichts geht. Die Lötstellen sind für den Hobbyisten nicht überprüfbar.
GEKU schrieb: > Die Lötstellen sind für den Hobbyisten nicht überprüfbar Ergänzung: Probleme mit Lötstellen erfordern zur Untersuchung ein Röntgengerät. Unterbrechungen und Kurzschlüsse können mit JTAG gesucht werden. (JTAG support for system level board testing) Dazu muss die restliche Schaltung geeignet sein! (ebenfalls JTAG tauglich oder zumindest einen direkten exklusiven Zugriff auf das zu testende Signal) Für den Hobbyisten sind die vielen Lötversuche bis das Ergebnis passt sehr teuer.
Danke für deine Antwort. Ich nehme den Rat gerne an. Trotzdem war das eigentlich nicht die Frage.
Oft hast du keine große Auswahl beim Package und musst nehmen, was der Hersteller eben anbietet. 1.0mm oder 0.8mm ball pitch ist mit 0.3mm (Standard-)Via-Drills noch zu machen, für 0.5mm pitch benötigst du Micro-Vias. Bei 0.65mm vermutlich auch.
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0.65 mm ist nicht geeignet. Besser 0.8 oder 1 mm, das ist kostengünstig in 4 Lagen machbar.
GEKU schrieb: > BGA nur dann wenn anders nichts geht. Sehe ich anders. BGA sind von den "neumodischeren" Gehäusen die, die am einfachsten zu löten sind. Kein Vergleich mit QFN... Ich hatte früher mal einen Lötkurs veranstaltet, wo ich den Teilnehmern so ein Übungskit wie diese hier https://www.topline.tv/928000_Kit.html zum Löten gegeben habe. Der Vorteil bei diesem BGA ist, dass es "daisy chain" Anschlüsse hat - man kann also nachmessen, ob alle Balls gelötet sind. IIRC war BGA-Löten (ich glaub sogar nur mit Flussmittelpaste und Fön) völlig problemlos. Das war aber ein 1.27 oder 1 mm Pitch. Für 0.65 mm Pitch wird die Leiterplattentechnologie teuer, da braucht es sicher Vias im Pad (was dann unter HDI läuft). Max M. schrieb: > Habt ihr da eine ungefähre Idee ob das 2019 machbar ist? Was genau soll "machbar" sein? Layout mit KiCad zeichnen? Selber ätzen? Selber Leiterplatte bestellen? Selber löten? Beim Bestücker in Auftrag geben? Profis (LP-Hersteler und Bestücker) haben offensichtlich keine Probleme mit BGAs - niemand würde Gehäuse herstellen, die nur von wenigen Spezialisten verarbeitbar wären.
Martin schrieb: > niemand würde Gehäuse herstellen, die nur von wenigen > Spezialisten verarbeitbar wären Wieso nicht - wenn dein Design im Apple IPhone landet kann es dir egal sein wenn das nur Foxpro verarbeiten kann. Georg
Martin schrieb: > Was genau soll "machbar" sein? Ich mein ob es vom Preis her realistisch bleibt (also <= 100$)? Selber gelayouted und gelötet wird sowieso. udok schrieb: > Besser 0.8 oder 1 mm, das ist kostengünstig > in 4 Lagen machbar. Wie schon gesagt, man kann sich das oft nicht aussuchen.
Max M. schrieb: > Ich habe nun schon annähernd 2 Jahre den Gedanken im Kopf, eine Platine > mit CPU im BGA-Package zu entwickeln Wer das als Hobbyist machen will, soll sich die CPU von einer Firma auf ein break out Board löten lassen und das dann verwenden. Damit hochfrequente Chips per break out laufen muss man kompakt genug bleiben, das macht schon Mühe genug. Wenigstens Masse und Abblockkondensatoren, eventuell Spannungsregler sollten mit auf's break out.
Georg schrieb: >> niemand würde Gehäuse herstellen, die nur von wenigen >> Spezialisten verarbeitbar wären > > Wieso nicht - wenn dein Design im Apple IPhone landet kann es dir egal > sein wenn das nur Foxpro verarbeiten kann. Im Prinzip schon. Allerdings sind Gehäuse-Entwicklungen mit riesigen Anstrengungen im Backend verbunden und niemand (auch Apple nicht) wird freiwillig etwas so exotisches produzieren. Ausser, es hat irgend ein Killer-Feature, aber in letzter Zeit ging es eher um Preis (QFN) oder Packungsdichte (WLCSP). Max M. schrieb: >> Was genau soll "machbar" sein? > > Ich mein ob es vom Preis her realistisch bleibt (also <= 100$)? Selber > gelayouted und gelötet wird sowieso. Dann musst Du nur raussuchen, welche LP-Technologie Du brauchst und was das als Proto kostet. Hier https://www.pcbway.com/orderonline.aspx gibt es immerhin tented vias, das wäre doch schon mal ein Anfang. 0.65 mm Pitch würde ich mir allerdings nicht grad als erstes Projekt antun.
Ich schaue gerade einen interessanten Beitrag über das Reverse-Engineering eines MediaTek-Prozessors an: https://media.ccc.de/v/31c3_-_6156_-_en_-_saal_1_-_201412282145_-_fernvale_an_open_hardware_and_software_platform_based_on_the_nominally_closed-source_mt6260_soc_-_bunnie_-_xobs#l=eng&t=3123 Bei 52:03 wird die Frage gestellt, ob man für das PCB wirklich 4 Lagen verwenden muss oder ob es auch mit 2 Lagen irgendwie geht (wenn man Funktionalität weglässt). Es geht um das "Fernvale Frond": https://www.kosagi.com/w/index.php?title=Fernvale_Main_Page Wenn ich die Gerber-Files herunterlade, bei https://jlcpcb.com/quote#/ hochlade, sagt mir die Website, dass es sich um ein 6-Layer PCB handelt. Als Analyse bekomme ich das heraus:
1 | Analysis Results |
2 | layers : 6 |
3 | minimum trace width : >=10 mil |
4 | minimum trace spacing : >=10 mil |
5 | minimum drill size : 0,25 mm |
6 | width : 57 mm |
7 | height : 35 mm |
für 5 Stück = 87$. Die Angabe `minimum trace width >= 10 mil` halte ich für unrealistisch. Kann das überhaupt stimmen? Hab leider gerade kein Altium installiert sonst würde ich mir das anschauen (gibts auch auf der Webseite zum runterladen). Konkret geht es da um den MT6260 im TFBGA, 199-ball 0.5mm pitch package - also nochmal feiner als mein ursprünglicher Prozessor. Und im Video diskutieren sie über 2 Lagen? Irgendwas passt da für mich nicht.
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Angehängte Dateien:
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bga.png
15 KB
So, da habe ich mal 3 Dummys im Eagle angelegt. Und zwar nach den Spezifikationen von Xilinx https://www.xilinx.com/support/documentation/user_guides/ug475_7Series_Pkg_Pinout.pdf Seite 261 und Folgende. Mit der PCB-Pool High Spec, die kostet geringen Aufpreis, ich verwende die, kann man 0.2 mm Bohrungen und 0.125 mm Bahnen. Das funktioniert wie man sieht gut für 1 mm und 0.8 mm BGAs, bei dem 0.5 mm lässt mich Eagle das nicht machen. Via in Pad ginge, aber nicht für zwei PADs nebeneinander in einer Reihe sondern nur diagonal.
Gustl B. schrieb: > ich verwende > die, kann man 0.2 mm Bohrungen und 0.125 mm Bahnen. JLCPCB kann bei mehrlagigen Platinen 3.5mil (= 0.09mm): https://jlcpcb.com/capabilities/Capabilities und ebenfalls 0.2mm Bohrungen. Ich versteh nicht, wie man dann behaupten kann, man kann sowas auf 2 Lagen machen?
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Wer macht hier was auf nur 2 Lagen? Einen 14x14 Pin Spartan7 FPGA mit 1 mm Abstand zwischen den Lötbällen bekomme ich bei 4 Lagen gerade noch so geroutet. Gut, ich habe das nicht gelernt und vielleicht machen das Profis tatsächlich auf nur 2 Lagen, aber 4 und mehr Lagen empfinde ich als extrem bequem. Vom Preis her ist das auch erstaunlich günstig. Alleine dass man jetzt einfach Versorgungslagen haben kann erspart so viel Zeit, da sind die paar Euro egal wenn es nicht gerade eine Hardware werden soll die in sehr großen Stückzahlen gebaut wird und billig sein muss.
Gustl B. schrieb: > Wer macht hier was auf nur 2 Lagen? Laut dem verlinkten Video gibt es da anscheinend welche bzw es wird behauptet, dass verlinkte PCB sei mit 4 Lagen entstanden (darauf befindet sich eben jener genannter 0.5mm Pitch TFBGA Chip MT6260). Genauer wird es aber nicht erläutert. Heißt das nun, für 0.5mm Pitch bräuchte man noch feinere Traces oder mehr Lagen oder dünnere Via-Löcher? Oder alles?
Max M. schrieb: > Ich versteh nicht, wie man dann behaupten kann, > man kann sowas auf 2 Lagen machen? Geht eh nicht. Wer behauptet das?
Richard B. schrieb: > Max M. schrieb: >> Ich versteh nicht, wie man dann behaupten kann, >> man kann sowas auf 2 Lagen machen? > > Geht eh nicht. Wer behauptet das? Siehe mein letzter Beitrag
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Max M. schrieb: > für 0.5mm Pitch bräuchte man noch feinere Traces oder > mehr Lagen oder dünnere Via-Löcher? Oder alles? Ja. Der hat nur gesagt, es ginge zur Not auf 2 Lagen. Stabil läuft das aber nicht und 4 Layer Platinen sind eh so billig, warum also auf nur 2 Lagen routen?
Richard B. schrieb: > Stabil läuft das aber nicht und 4 Layer Platinen sind eh > so billig, warum also auf nur 2 Lagen routen? Ja genau. Das war sein Wortlaut. Die Gerber-Files des entsprechenden PCBs lassen aber laut dem JLCPCB-Viewer auf 6 Lagen schließen! Kann mir kaum vorstellen, dass er im Vortrag vergessen hat wie viele Lagen seine Platine hat?
Vielleicht bezieht er sich ja auf Signallagen und hat die GND- und VCC-Plane einfach als selbstverständlich angenommen? Die braucht man sowieso, weil eine stabile Spannungsversorgung sonst bei den typischen BGA-Anwendungen nicht sinnvoll machbar ist. Selbst der reine Pitch sagt noch nicht alles über die Entflechtbarkeit aus. Beispiel: ein SOT1021-1 (https://www.nxp.com/packages/SOT1021-1) hat innen noch eine Menge Platz zum Entflechten. Das kann trotz 0,8er-Pitch auf vier Lagen mit konventionellen Vias funktionieren. Ein 1,0er Full Grid (also alle möglichen Positionen belegt) dagegen wird vermutlich eher schwieriger werden. N.B.: Im Moment ärgere ich mich über Maxim. Der MAX98390 klingt nach einem super Teil, ist aber nur als WLCSP mit 0,4er-Pitch zu bekommen. Da brauche ich gar nicht erst anzufangen. Grr.
Das Problem kenne ich gut. 0.8 mm Pitch bekommt man mit günstigen Platinen entflochten (und gelötet). Der Trend geht gerade auch bei neueren Chips in die Richtung, dass Entflechtung auf günstigen pcbs möglich ist. Entweder werden packages mit entsprechend großem Pitch angeboten oder es sind bestimmte Positionen freigelassen, damit man dort vias platzieren kann. Ich glaube ti oder nxp hatten Mal eine appnote zu einem ca 1000 Pad Chip, den man auch auf 4 oder 6 lagen untergebracht hat ohne via in Pad.
Max G. schrieb: > Selbst der reine Pitch sagt noch nicht alles über die Entflechtbarkeit > aus. Der MT6217 hat tatsächlich in der Mitte noch etwas Platz (9 x 9 große Fläche), vielleicht klappt das dann doch. Aber JLCPCB ist da doch schon sehr gut aufgestellt mit 0.2mm Bohrungen und 3.5mil Trace-Width?
Max M. schrieb: > Aber JLCPCB ist da doch schon sehr gut aufgestellt mit > 0.2mm Bohrungen und 3.5mil Trace-Width? Das schon, bieten aber keine blind/buried Via's an.
Bei den üblichen Verdächtigen (JLCPCB, AllPCB, Elecrow, Itead) ist das im Online-Konfigurator nicht zu haben. Bei Würth kostet eine LP mit Blind Vias (4 Lagen, 50x50mm) 550 EUR netto. Bei MultiCB sind es mit Blind Vias (2 Stück, 50x50mm) knapp 200 EUR netto, mit Buried Vias dazu knapp 300 EUR. Weiter habe ich nicht geschaut. Weil das alles aber definitiv keine Pool-Ware mehr ist, werden die Chinesen hier nicht signifikant billiger sein.
Max G. schrieb: > N.B.: Im Moment ärgere ich mich über Maxim. Der MAX98390 klingt nach > einem super Teil, ist aber nur als WLCSP mit 0,4er-Pitch zu bekommen. Da > brauche ich gar nicht erst anzufangen. Grr. Ja, das ist ein neuer Trend. Und kein guter. Ich ärgere mich gerade über wireless-charging-Receiver. Die haben solche Packages: https://www.idt.com/document/sds/p9382a-short-form-datasheet 0,4mm... Und es ist extrem ärgerlich. Nur wegen einem kleinen Teil benötigt man eine teurere Leiterplattentechnologie und darf sich das Gegreine vom Fertigungspartner anhören. Der nächste "tolle" "Trend" ist, dass man seit neuedings um Datenblätter betteln muss. Frei bekommt man nur noch dreilagige Lügenblättchen vom Marketing. Die zwei Punkte treffen auf alles zu, was in Handys verbaut wird. @Topic: Ich schließe mich einigen Vorrednern an. Gut machbar dürfte >0,8mm sein, alles darunter wird schwierig mit der "Escapage".
Ich habe gerade mein erstes BGA Projekt zum Laufen gebracht: STM32L496 Mikroprozessor (7mm x 7mm) mit 132 BGA 0.5mm Pitch/300µm auf einer einseitigen Platine 20mm x 77mm, 10 Layer, minimale Leiterbahndicke 80µm, 650 Vias, rappelvoll mit ICs und Bauteilen. Meine Erfahrung: - Sehr früh die Spezifikationen der Platinenhersteller besorgen und danach Layouter und Router konfigurieren - Leiterbahndicke und Abstand zwischen Leiterbahnen sind fast immer K.o. Kriterium, dass nicht gefertigt werden kann - Deutsche Leiterplattenhersteller sind im Können sehr weit hinter dem internationalen Markt hinterher - Immer durchgehende Vias werwenden; burried Via verbinden maximal 2-3 Zwischenebenen (meist nur mit speziellen Routern), verteuern eine Platine um den Faktor 12! - Spezielle Marker für automatische Bestückung mit Automaten vorsehen (Spezifikation der Automaten für die Plazierung anschauen) - spezielles Feinpitch Lot verwenden - Lotmaske unbedingt polieren lassen - bei so kleinen BGAs immer im Vakuum löten, wenn nicht, dann lagern sich kleinste Bläschen in der Lötstelle ein - ist kein Problem, wenn Platine keine großen Temperaturfahrten mitmacht.
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Didi S. schrieb: > - Deutsche Leiterplattenhersteller sind im Können sehr weit hinter dem > internationalen Markt hinterher Traurig, aber im Rahmen meiner begranzten Erfahrung nicht verkehrt :-( > - spezielles Feinpitch Lot verwenden > - Lotmaske unbedingt polieren lassen Das müsste der Fertiger selbst wissen, oder macht der einfach auf Dein Risiko? Wir machen hier nur Winz-Stückzahlen und bestücken vieles deshalb selbst. Bei BGA wird das vermutlich höchstens noch für Prototypen gehen. > - bei so kleinen BGAs immer im Vakuum löten, wenn nicht, dann lagern > sich kleinste Bläschen in der Lötstelle ein - ist kein Problem, wenn > Platine keine großen Temperaturfahrten mitmacht. Was sind große Temperaturfahrten für Dich? Das nächste Projekt hat wahrscheinlich eine eMMC drauf, vermutlich mit 0.5 mm Pitch, weil da die Auswahl einfach größer ist. Entflechtung ist kein Thema, weil man die vielen NC-Pins missbrauchen kann (und darf). Das Thema hab ich auch schon mal gelesen, aber wie das immer ist nur mit losem Praxisbezug.
Karl schrieb: > Was sind große Temperaturfahrten für Dich? Das nächste Projekt hat > wahrscheinlich eine eMMC drauf, vermutlich mit 0.5 mm Pitch, weil da die > Auswahl einfach größer ist. Entflechtung ist kein Thema, weil man die > vielen NC-Pins missbrauchen kann (und darf). Das Thema hab ich auch > schon mal gelesen, aber wie das immer ist nur mit losem Praxisbezug. Beim EMMC ist das wirklich nicht so dramatisch, da sind ja nur wenige belegt. Trotzdem kann es lästig sein. Du musst aber wirklich nicht unbedingt BGA-153 verwenden. Schau mal bei ISSI, die haben ein Sortiment für das größere EMMC-BGA (BGA-100). Und die bekommt man auch ohne Theater geliefert. Bei ISSI gibts auch kein Datenblattheater. Beispiel: IS21ES04G-JQLI Gibts bei mouser. (Mouser-Links darf ich nicht posten, weil "Der Beitrag scheint Spam zu enthalten: "utm_mediu*"") Der Grund dafür ist, dass das in der Industrie und im Automotive-Sektor viel verwendet wird, und da will man so feine Dinge nicht haben, wenn es Alternativen gibt. Flyer dazu: http://www.issi.com/ww/pdf/emmc.pdf Natürlich bist du mit BGA-153 etwas flexibler, aber in der Industrie sind die größeren BGA durchaus gängig, weshalb das nicht so schnell sterben wird.
Schonmal sorry für OT. Ja, die BGA-100 eMMC würden mir auch viel besser gefallen. Allerdings habe ich das etwas spezielle Problem, dass meine eMMC mit Spannungsunterbrechungen einigermaßen klar kommen muss. Im Bereich der SD-Karten hab ich da nur bei (sehr!) wenigen Herstellern gute Erfahrungen gemacht, auch beim Support. Einer von denen hat auch eMMC und sagt, die Nachfrage nach dem BGA100 Package sei verschwindend gering. Qualifizierung der Bauteile ist teuer und ehe man fertig ist, "change-notification"en sie einem das Produkt unter dem Hintern weg. (Mir ist schwer zu helfen, ich weiß. Aber Danke.)
Didi S. schrieb: > Ich habe gerade mein erstes BGA Projekt zum Laufen gebracht: STM32L496 > Mikroprozessor (7mm x 7mm) mit 132 BGA 0.5mm Pitch/300µm auf einer > einseitigen Platine 20mm x 77mm, 10 Layer, minimale Leiterbahndicke > 80µm, 650 Vias, rappelvoll mit ICs und Bauteilen. Darf man fragen wie teuer und wo du das PCB hast fertigen lassen?
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