Ich habe für den Entwurf auf einem Steckbrett ein CPLD-Board entworfen, das eine ausführliche Dokumentation besitzt und unter der CC BY-SA 4.0 steht. Gerber-Datein zum Platinenätzen liegen vor. Auszug aus der Doku: ... Der BitConnector ist ein Complex Programmable Logic Device, kurz CPLDBoard, das für den hardwarebasierten, digitalen Prototypenentwurf auf einem Steckboard optimiert wurde und zudem gesockelt auf andere Platinen aufgesetzt werden kann. Das Board ist so entworfen, dass es einen klassischen DIP Chip mit 2,54mm Rastermaß und 2 * 20 Pins nachbildet. Konfigurationen, die etwa in einer HDL vorliegen, werden mittels JTAG übertragen und dauerhaft auf dem CPLD gespeichert. Mehr Infos gibt es hier: https://github.com/1ux/BitConnector Die Doku gibt es hier: https://github.com/1ux/BitConnector/blob/master/Board_Doc_v1_germ.pdf Vielleicht kann ja jemand etwas mit anfangen. Beste Grüße, Michael
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Nicht übel. Ich nehme an, die Spannungsversorgung ist auch analog der DIL-Chips. Könnte für bestimmte replacement-Projekte interessant sein. Bislang kannte ich nur die GODIL von OHO und anderen, welche aber mehr PINs hatten / brauchten.
Auszug aus [1] Seite 3 Kapitel 4.1 Spannungsversorgnung VCCINT: „ ... Wie bei traditionellen ICs auch, befindet sich die Betriebsspannung (VCCINT)des BitConnectors oben rechts in Bezug zu GND (unten links). ...“ Zu beachten ist, dass es neben der Betriebsspannung VCCINT noch die I/O Spannung über VCCIO existiert. (siehe Pinübersicht auf github) Danke für den Hinweis zu [2]. Die dort angegebene Platine beinhaltet zudem ein FPGA. Preislich gesehen lässt sich der BitConnector wohl auch in Eigenregie unter 15€ realisieren. (vielleicht sogar unter 10€) Hinzu kommt, dass der BitConnector noch zwei Reihen links und rechts auf einem Steckbrett frei lässt (ich habe die Ausmaße von GODIL nicht überprüft, die Platine scheint mir aber größer zu sein). Dies kann auf 3 Reihen erhöt werden, wenn man long Pin Socket [3] anstatt PinHeader verlötet. Dann ist aber die Pinbeschriftung nicht mehr lesbar. Ich habe hier als Größenvergleich ein BS62LV1027 (SRAM) der hat zwar weniger Pins, nimmt aber von der Breite etwa den selben Platz ein. Bitte beachten Sie die nur geringe FF Anzahl von CPLDs (hier max 72) Eine Spezifikationsübersicht gibt es ebenfalls auf [1] Seite 2. Dies ist freie Hardware, Verbesserungsvorschläge und Wünsche sind gerne gesehen. [1] https://github.com/1ux/BitConnector/blob/master/Board_Doc_v1_germ.pdf [2] https://shop.trenz-electronic.de/de/Produkte/OHO-Elektronik/GODIL/ [3] https://www.aliexpress.com/i/32860348657.html?spm=2114.12057483.0.0.3bfd7227R8PTGO
Michael Krause schrieb: > Bitte beachten Sie die nur geringe FF Anzahl von CPLDs (hier max 72) Das ist nur die halbe (bittere) Wahrheit. Neben der Anzahl ist auch die Granularität beschränkt d.h. die FF sind nicht so unabhängig voneinander nutzbar (Taktung, Tristate-Treiber) wie bei einem FPGA. Bei klassischen CPLDS's sind die FF starr den Pin's zugeordnet, also ungenutztes Pin = ungenutztes FF. >Bislang kannte ich nur die GODIL von OHO und anderen, welche aber mehr >PINs hatten / brauchten. Die sind aber mit FPGA's und nicht mit CPLD's bestückt und kennen daher einige Beschränkungen der CPLD's nicht.
Hmmm... ich möchte Dir auf keinen Fall Dein Projekt madig machen, aber so was ähnlich gibt es schon länger: http://dangerousprototypes.com/docs/CPLD:_Complex_programmable_logic_devices Ausserdem erinnert mich Dein Projektname an den hier: https://www.youtube.com/watch?v=e5nyQmaq4k4 ;)
Zombie schrieb: > Hmmm... ich möchte Dir auf keinen Fall Dein Projekt madig machen, aber > so was ähnlich gibt es schon länger: > http://dangerousprototypes.com/docs/CPLD:_Complex_programmable_logic_devices Bitte beachten Sie die Platinenabmessungen und Pinbelegungen ...
> Bei klassischen CPLDS's sind die FF starr den Pin's zugeordnet, also > ungenutztes Pin = ungenutztes FF. Denkst du, es handelt sich beim XC9500 um einen (nach deiner Definition) „klassischen CPLD“ ? Das denke ich nicht, wenn ich mir den Aufbau [1] ansehen. Hier sind die I/O-Blöcke und die Funktionsblöcke seperat aufgebaut und über den sog. FastCONNECT II switch verbunden. [1] https://china.xilinx.com/support/documentation/data_sheets/ds054.pdf
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