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Forum: FPGA, VHDL & Co. Lattice MachXO3 - 165MHz Eingangsfrequenz


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von Holger (Gast)


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Hallo zusammen

Ich möchte gerne Daten mit einer Frequenz von 165MHz verarbeiten.
Dazu habe ich mir aktuell ein FPGA von Lattice angelacht.

Konkret: LCMXO3LF-4300C-6BG256C

Es handelt sich um RGB-Daten mit einer Frequenz (Pixelclock) von 165MHz.

Nun steht da im Family Datenblatt: (Seite 58)


Maximum sysI/O Buffer Performance
150MHz

Verstehe ich das richtig, dass ich meine Paralellen Daten mit 165MHz so 
nicht ins FPGA kriege?

Abgesehen davon, ist es problemlos möglich, die vorhandenen 165MHz 
direkt am Takteingang des FPGAs einzuspeisen?

Danke schonmal

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Mit parallel Daten Single Ended wirst du da wohl ein Problem haben. 
Falls das nur fuer eine Spielerei ist, wuerde ich einfach Diamond 
vorgaukeln, dass nur 150 MHz anliegen, wird wahrscheinlich trotzdem 
funktionieren.

Fuer eine Serienreife waere mir das allerdings zu Heikel.

: Bearbeitet durch User
von Holger (Gast)


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Danke für deine Antwort

Kennst du oder jemand anders evtl ein FPGA, welches die Daten erfüllt, 
ohne gleich 20EUR zu kosten?

Einzige Anforderungen:

IO-Pegel: 3.3V
Input-Frequency: min. 165MHZ (etwas Luft nach oben natürlich gut)
Output: mind. 8x LVDS (echtes) mit mind. 600MHz bzw. 1200 MBps. + 2x 
Clock

Bin leider noch nicht so vertraut mit den entsprechenden Devices.
Bei Mikrocontrollern wäre dies einfacher für mich :)

Am liebsten Altera/Intel (wegen Quartus). Ist aber grundsätzlich offen

Danke schonmal.

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Holger schrieb:
> mind. 8x LVDS (echtes) mit mind. 600MHz bzw. 1200 MBps.

Sind die 1200 MBps Mega Bytes oder Bits? Und fuer alle 8 Lanes zusammen 
oder auf einer einzigen?

von Holger (Gast)


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Danke für die Antwort.

Ich meine Megabits. Die pro LVDS Paar.

Es geht darum, RGB-Daten mit einem Clock von 165MHz in LVDS zu wandeln.

Also R[0..7] B[0..7] B[0..7] @ 165MHz -> 8x LVDS + 2x Clock.

Das heisst, meistens haben Displays nur einen LVDS Port (4D+1C)
Da dies in diesem Fall in einer zu hohen Datenrate resultiert, soll en 
hier die Pixel aufgeteilt werden. Das heisst: ein Pixel 
zwischenspeichern (RGB) und dann auf zwei LVDS ausgeben (8D + 2C).

Soweit der Plan

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Ok, dann kannst du z.B. einen Spartan 7 nehmen. Die gibt es zwischen 10 
und 20€, eingangsseitig koennen die single ended mit 165 MHz locker und 
mit dem -2 Speedgrade schaffst du 1250 Mb/s pro LVDS Lane via OSERDES.

Z.B.:

https://www.digikey.de/product-detail/de/xilinx-inc/XC7S6-2CPGA196C/122-2242-ND/9380278

von Holger (Gast)


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Wow! Vielen Dank :)

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Kein Ding. Kann aber gut sein, dass es von Intel/Altera, Microsemi und 
alle nicht Xilinx/Lattice noch guenstigere Alternativen gibt. Da bin ich 
allerdings nicht so bewandert, aber vll. hat der ein oder andere hier 
noch einen guten Tipp. :-)

von Dergute W. (derguteweka)


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Moin,

Hier hat ein Kollege mit ziemlich aehnlichen Problemen auch geglaubt, 
1080p60 wuerde mit 165 MHz Pixelclk gehen.

Beitrag "LVDS aus RGB Daten generieren"

Ich glaub' das nicht.
Zumindest waere das nix uebliches - vielleicht hoechstens sowas wenn man 
mit Gewalt neben dem Video irgendwelches DolbyMultikanalgedoens 
reinpressen muss, was nicht in "normale" Blankingzeiten reinpasst. 
Gaengiger waere 148.5MHz Pixelclk. Und damit biste schon bei <150MHz.

Gruss
WK

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