Hallo Kennt jemand ein Modul (bevorzugt Cyclone 5) welches über viele IO verfügt. Zusätzlich benötigt auf dem Modul: Config Flash sowie Power management sollten ca 400 IO sien
FPGA schrieb im Beitrag #6200994: > Hallo > > Kennt jemand ein Modul (bevorzugt Cyclone 5) welches über viele IO > verfügt. > > Zusätzlich benötigt auf dem Modul: Config Flash sowie Power management > > sollten ca 400 IO sien Und noch nen oscillator 50Mhz oder so wäre auch gut wenn schon drauf ist...
400 - Soviel findest du wahrscheinlich nur in FMC-modulen mit mehrere high pin count connectoren, beispielsweise KC705 - https://www.xilinx.com/support/documentation/boards_and_kits/kc705/ug810_KC705_Eval_Bd.pdf Und es gibt nicht viele package Optionen für den Cyclone-V die mehr als 400 User-IO's drauf haben.
294 IO gibt's hier: https://www.enclustra.com/en/products/system-on-chip-modules/mercury-sa2/ Für den Rest muß man dann ein paar 74x595 spendieren... Duke
Shake your testicles schrieb: > Und es gibt nicht viele package Optionen für den Cyclone-V die mehr als > 400 User-IO's drauf haben. Nun die existieren schon. Naja jeder muss sich mit BGA etc rumschlagen mit routing etc. Die Dev boards sind überladen mit Müll den sowieso nienmand braucht (Kenne kein Dev Board dass auch nur annähernd industrietauglich wäre). Was jeder braucht ist IO, Power Management, Irgend einen Quarzoszi, und das Flash. Kennt jemand zumindest ein Modul (so enclustra ähnlich jedoch mit weniger Unfug drauf) und im Bereich 300 I/O? Das ebenfalls das potential hat industriell eingesetzt zu werden? Allenfalls auf dem Modul mit nem FPGA-Hardcore (Zynq o.ä.) und GBE Phy, dies ist noch praktisch.
FPGA schrieb im Beitrag #6201045: > Die Dev > boards sind überladen mit Müll den sowieso nienmand braucht (Kenne kein > Dev Board dass auch nur annähernd industrietauglich wäre). Wer das DevBoard nicht ehrt, ist den FPGA-Rat nicht wert. SCNR+OO
https://www2.hdl.co.jp/en/altera-series1/cyclonev/acm-206-ql.html und https://www2.hdl.co.jp/en/altera-series1/cyclone10/acm-208-ql.html Hat 296 IOs. Aber 400 habe ich auch noch nicht gefunden. Wofür brauchst du das denn? Ich will dir da nichts ausreden, es interessiert mich nur welche Anwendung so viele IOs benötigt.
Ja, 8 bit AD-Wandler TLC549C braucht wirklich kaum einer. Von den CycloneIV waere das der EP4CE75 mit max. 426 User-I/O oder der EP4CE115 mit max. 528 User-I/O. Gibt es als BGA mit 1 mm Pitch. Viel Spass beim Einloeten mit dem Buegeleisen :-). Koennte auch sein das du dafuer schon die "richtige" Version von Quartus2 brauchst.
Hier gibt es eine Platine mit 4 FMC Anschlüssen. 2x LPC und 2x HPC. Das sollten genug IOs sein, aber eben auch teuer. https://solutions.inrevium.com/products/base/kintex7/tb-7k-325t-img.html
Gustl B. schrieb: > Wofür brauchst du das denn? Ich will dir da nichts ausreden, es > interessiert mich nur welche Anwendung so viele IOs benötigt. Nun in diesem Fall ist die Anwendung ist eigentlich Trivial: Eine Schaltmatrix, sollen 128 Inputs auf 130 Output gemapt werden. Ein kleiner soft core für UART basierte Steuerung. Das ist alles. Das ich nicht begeisteret davon bin für sonen Quatsch ein eigenes FPGA PCB zu entwickeln muss ich wohl nicht erklären :P (Allenfalls ein kleines Adabterboard für die Modulstecker ist ok).
FPGA schrieb im Beitrag #6201094: > Eine Schaltmatrix, sollen 128 Inputs auf 130 Output gemapt werden. Bei welcher Geschwindigkeit? Wenn es nicht so irre schnell ist, kann man die 128 Eingänge auch über einen parallel => seriell Wandler einlesen und über einen seriell => parallel Wandler ausgeben. Parallel nach seriell kann z. B. ein 74LV165A https://assets.nexperia.com/documents/data-sheet/74LV165A.pdf . Bei 128 IOs bräuchtest du da 16 Stück von. Jedes hängst du mit 3 IOs an das FPGA, macht 3*16 = 42 IOs. Die Ausgänge sind dann 17 Schieberegister wie der SN74HC595P. Wieder jeweils 3 IOs je Schieberegister. Welche Geschwindigkeiten gehen damit? So ein Schieberegister kann man locker mit 40 MHz betreiben. Das ist also :8 dann 5 MHz "Aktualisierungsrate".
Gustl B. schrieb: > FPGA schrieb im Beitrag #6201094: >> Eine Schaltmatrix, sollen 128 Inputs auf 130 Output gemapt werden. > > Bei welcher Geschwindigkeit? Wenn es nicht so irre schnell ist, kann man > die 128 Eingänge auch über einen parallel => seriell Wandler einlesen > und über einen seriell => parallel Wandler ausgeben. Danke für den Tipp. Nun jedes Signal hat ca 12mbps uart(!). Jegliche Art von Jitter möchte ich vermeiden. Das Packet soll ebenfalls nicht empfangen und neu gesendet werden sondern lediglich durchgeschleift (asynchron).
128 UARTs die gleichzeitig mit 12 MBit/s senden/empfangen? Uiuiuiui ... Nur als Hinweis: Es gibt auch Crosspoint Switches zu kaufen.
> 128 UARTs die gleichzeitig mit 12 MBit/s senden/empfangen? Uiuiuiui ...
Das ist mit den immerhin 75408 LEs eines EP4CE75 ein Klax.
Nebenbei koennte er noch Pi bis zu Billionsten Stelle ausrechnen.
wsxedc schrieb: > Nebenbei koennte er noch Pi bis zu Billionsten Stelle ausrechnen. Das kann jeder AVR, kommt nur auf die Wartezeit an :P und natürlich wird nicht alles gleichzeitig angezeigt.
> Das kann jeder AVR Deinen AVR kannst du per Zwille in eine erdnahe Umlaufbahn schiessen. Da kann er dann auf den Wiedereintritt warten.
wsxedc schrieb: > Das ist mit den immerhin 75408 LEs eines EP4CE75 ein Klax. Du hast nicht gelesen was der Threadersteller will oder? Der will die vielen UARTs nicht im FPGA, sondern er will die Leitungen der vielen UARTs nur mit dem FPGA verbinden. Quasi ein großer Crosspoint-Switch 128x130. Digital. Und die Leistungen werden für viele UARTs verwendet.
> er will die Leitungen der vielen UARTs nur mit dem FPGA verbinden Was von > den immerhin 75408 LEs ziemlich viele uebrig lassen wird. Aber ist das mein Problem? Spaetestens wenn er die aufgerufenen Preise fuer solche Ver*****ung zahlen muss, wird er sich etwas anderes suchen.
wsxedc schrieb: > Was von >> den immerhin 75408 LEs > ziemlich viele uebrig lassen wird. Ach so darauf wolltest du hinaus ... jo, stimmt. Ist das bei Altera/Intel auch so wie bei Xilinx, dass es viele IOs erst bei größeren FPGAs gibt? Bei Xilinx gibt es 400 IOs erst mit dem zweitgrößten Spartan7 XC7S75 oder dem größten Artix XC7A200T.
Wenn die Verbindungen nicht alle gleichzeitig benötigt werden, könnte man das auf zwei Switches aufteilen: einer für die Eingänge und einer für die Ausgänge. Ähnlich wie beim klassischen Telefon, wo zwischen zwei Städten mit 100000 Einwohnern auch nur 1000 Leitungen liegen.
wsxedc schrieb: > Aber ist das mein Problem? > Spaetestens wenn er die aufgerufenen Preise fuer solche Ver*****ung > zahlen muss, wird er sich etwas anderes suchen. Gerne Infos bez ob der FPGA Preis das Problem darstellen könnte: Die aktuell eingesetzte (scheiss) Jena LWL Matrix Kostet über 60k Eur pro stk. (1 eingesetzt 1 spare) Diese ist in den letzten 3 Jahren schon 2 Mal ausgefallen! Einmal hat der Ausfall 1.23h und einmal 1.45h gedauert. Wir Zahlen 8.5k EUR pro Ausfallstunde als direkte Strafe, dazugekommen sind die Ganzen diskussionen, unglücklicher Kunde etc. (also Schaden für unsere Firma ca 250-300k EUR). Gem. deines Kommentars muss ich feststellen, dass du überhaupt nicht Begriffen hast was die Anforderungen in der Industrie/Automation sind. Zuverlässigkeit ist relevant. Wieviele LEs nicht genutzt werden oder sonstiger Unfug nicht. Zusammengefasst: Der Scheiss muss einfach 20+ Jahre durchlaufen ohne Probleme zu machen, das ist das einzige was interessiert. Und jetz stell dir bitte vor ich würde mit einem FPGA Demoboard mit LCD Dislpay, Switchen etc. beim Kunden ankommen. Der würde mich nicht mal auf sein Gelände damit lassen!
FPGA schrieb im Beitrag #6201821: > Und jetz stell dir bitte vor ich würde mit einem FPGA Demoboard mit LCD > Dislpay, Switchen etc. beim Kunden ankommen. Der würde mich nicht mal > auf sein Gelände damit lassen! Wie bereits gesagt: "Wer das demo board nicht ehrt, ...". Mit dem KC705 und Hispeed AD/DA Tochterkarten hatt man schon HighEnd Anwendungen gebaut, konfocal Mikroskopie und so. > Wenn die Verbindungen nicht alle gleichzeitig benötigt werden, könnte > man das auf zwei Switches aufteilen: einer für die Eingänge und einer > für die Ausgänge. Ähnlich wie beim klassischen Telefon, wo zwischen zwei > Städten mit 100000 Einwohnern auch nur 1000 Leitungen liegen. Also gleichzeitig sollte auch gehen bei gescheiten Timemultiplex + Oversampling. Das Delay sollte sich im ns Bereich abspielen, also nicht wirklich ein Problem. Ansonsten ist die richtige Auslegung von modularen Vermittlungsknoten eine seit Hundert Jahren ausgeforschte Technologie https://link.springer.com/book/10.1007/978-3-8348-2531-5 in der sogar eine Einheit nach eine deutschen Stadt (Erlang ;-)) benannt ist. Allerdings muss man dazu in Lehrbüchern aus dem vorigen Jahrhundert zurückgreifen, wenn einem die Grundlagen Leitungsorientierte Vermittlung im Selbstwahl-Verfahren nicht geläufig sind. Partitionieren auf mehrerer kleine FPGAS und dann eni kleines Netzwerk von mehrenen FPGA Modulen auf einem (FMC-)Backplane betreiben ist keine Hexerei. wenn Du es nicht selber kannst, dann such dir ein Ing-büro oder freelancer mit freien Kapazitäten.
FPGA schrieb im Beitrag #6201821: FPGA schrieb im Beitrag #6201094: > Das ich nicht begeisteret davon bin für sonen Quatsch ein eigenes FPGA > PCB zu entwickeln muss ich wohl nicht erklären :P Doch müsstest du. Du brauchst doch nur Pillepalle wie Konfig und Oszillator und das ist auch noch mit Applications gründlich vom Hersteller dokumentiert.
Moin, wsxedc schrieb: >> 128 UARTs die gleichzeitig mit 12 MBit/s senden/empfangen? > Uiuiuiui ... > > Das ist mit den immerhin 75408 LEs eines EP4CE75 ein Klax. > > Nebenbei koennte er noch Pi bis zu Billionsten Stelle ausrechnen. Die vielen LEs werden wohl nicht das Problem sein. Aber vielleicht das FPGA interne Routing. Und wenn das dann irgendwie hinhauen sollte, das Timing. So ein Riesenhaufen kombinatorische Logik ohne viele Register zwischendrinnen, die das alles wieder irgendwie synchronisieren koennten - da wuerd' ich erstmal gucken, ob das ueberhaupt so geht, voellig unabhaengig davon, ob's dann auch ein Board dafuer gibt. Gruss WK
FPGA schrieb im Beitrag #6200994: > Kennt jemand ein Modul (bevorzugt Cyclone 5) welches über viele IO > verfügt. > > Zusätzlich benötigt auf dem Modul: Config Flash sowie Power management > > sollten ca 400 IO sien Wer so was braucht macht sein eigenes Board.
Shake your testicles schrieb: > FPGA schrieb im Beitrag #6201094: >> Das ich nicht begeisteret davon bin für sonen Quatsch ein eigenes FPGA >> PCB zu entwickeln muss ich wohl nicht erklären :P > > Doch müsstest du. Du brauchst doch nur Pillepalle wie Konfig und > Oszillator und das ist auch noch mit Applications gründlich vom > Hersteller dokumentiert. Ja aber: 1. Müsste ein EMS gefunden werden der nicht komplett bescheuert ist. Auch wenns noch so Pillepalle logisch usw. ist, ich bin mir sicher der EMS wird failen. Des Weiteren viele dumme fragen, FPGA verkehrt eingelötet etc. 2. Müsste ein EMS gefunden werden der Löten kann. Den Lötofen haben die wenigsten richtig im Griff. Die meisten Kunden sind ja auch glücklich wenns 1-2 Jahre läuft. 3. Ganz pillepalle ist es auch nicht, das Power Management, buffer Cs und so sind nicht besonders fehlertolerant. Insbesondere für Automationsanforderungen. Anyway mit einem guten FPGA Modul sieht die Sache schon ganz anders aus. Das zugrunde liegende Board ist dann wirklich Pillepalle. Mir gefällt eigentlich das ACM-208 von Humandata recht gut. Mit 74k JPY ist es ebenfalls fair im Preis. Ich kenne die nicht aber so wie die Seite aufgebaut ist, sieht es so aus, dass Sie zumindest industrieorientiert sind.
Shake your testicles schrieb: > Wie bereits gesagt: "Wer das demo board nicht ehrt, ...". Mit dem KC705 > und Hispeed AD/DA Tochterkarten hatt man schon HighEnd Anwendungen > gebaut, konfocal Mikroskopie und so. Es ist immer relativ einfach, irgendetwas zu buaen und zu demonstrieren, evtl 2-3 Geräte herzustellen bereich. In die Massenproduktion würde es so nie gehen. In der Automation würde soetwas nie eingesetzt. Auch Industriekunden würden extrem schief Schauen wenn du mit sowas ankommst.
Geht schon, man braucht aber eine testlogic mittels derer man die Pins inkl Bondingdrahtlänge durchklingelt und den offset dann in der internen testlogic als Koeffizient niederschreibt. Auch braucht es eine Temperaturkompensation indem man einen oder mehrere interne Ringoszillatoren aufbaut welche mittels externem Takt auf Uhrenquarz synchronisiert wird. Auch will man gewöhnlich die Ankunftszeit des Paketes zeitlich taggen und auch einen Monitorkanal bereitstellen, sowie optional Filter (spikes) und oversampling machen. Wenn PPS verfügbar ist oder ein davon abgeleitetes 10mhz Signal oder Irig /dcf Ist dies auch interessant. Auch interessant ist das retiming der Transmission mit max 5%. Ein serializer sowie deserializer mit multiplexing als Erweiterung ist auch nicht zu verachten , Ressourcen sind gut vorhanden.
Dergute W. schrieb: > Die vielen LEs werden wohl nicht das Problem sein. Aber vielleicht das > FPGA interne Routing. Und wenn das dann irgendwie hinhauen sollte, das > Timing. > So ein Riesenhaufen kombinatorische Logik ohne viele Register > zwischendrinnen, die das alles wieder irgendwie synchronisieren koennten > - da wuerd' ich erstmal gucken, ob das ueberhaupt so geht, voellig > unabhaengig davon, ob's dann auch ein Board dafuer gibt. Ooops das ist evtl. ein guter Punkt der besorgnisserergend sein könnte. Wie gesagt alle signale sind asynchron. Daher ausschliesslich Kombinatorisch. (Es sei das FPGA kommt mit dem PLL in den GHZ Bereich oder verfügt über 128 Clk Eingänge)
FPGA schrieb im Beitrag #6201916: > Wie gesagt alle signale sind asynchron. Daher ausschliesslich > Kombinatorisch. Naja, also wenn über die Verbindungen nur UART mit 12 Mbd gemacht wird, dann ist das zwar asynchron, aber man kann das durchaus synchron im FPGA bauen. Wenn man da alle Eingänge mit 100 MHz oder 200 MHz eintaktet hat man dann eben die 16 Byte Eingangsdaten. Dann ein paar Takte um die nur umzuordnen die Bits je nachdem welcher Eingang mit welchem Ausgang verbunden werden soll, und dann werden die Bits an die Ausgänge gelegt. Das sollte für UART problemlos klappen. Du kannst das aber ganz ohne FPGA mal beschreiben und simulieren und auch gucken wie voll da dein WunschFPGA wird. Dann selber so ein Board bauen sehe ich auch nicht irre kritisch. Bei Xilinx haben manche FPGAs mit vielen IOs wie der genannte Spartan7 einen Bällchenabstand von 1,0mm. Das kann man wunderbar selber mit Heißluft löten. Ja, wenn man viele IOs haben will, dann braucht man eine Platine mit mehreren Lagen, das kostet, aber auch so irre viel. Spannungsversorung ist auch nicht teuer oder irre schwierig, Taktgeber kommt eben auch drauf und dann noch JTAG/UART. Für die IOs wären dann noch Schutzdioden sinnvoll und vielleicht auch Ausgangstreiber wenn da lange Kabel angeschlossen werden? Weiß ich aber nicht. Soll das ein Einzelstück werden oder brauchst du das oft?
Gustl B. schrieb: > 12 Mbd gemacht wird, > dann ist das zwar asynchron, aber man kann das durchaus synchron im FPGA > bauen. Wenn man da alle Eingänge mit 100 MHz oder 200 MHz Hmm UART nur ca. 10 Fach überabtasten bei den Zuverlässigkeitsanforderungen. Das macht Bauchschmerzen. Nun bei 1GHz+ würd ich sagen ok; aber 200 MHz Gustl B. schrieb: > selber mit Heißluft > löten. Ja dann bin ich garantiert fristlos gekündigt :-) Gustl B. schrieb: > das kostet, aber auch so irre viel. Nun die Kosten der beiden Ausfälle welche die aktuelle Implementierung uns in den letzten 3 Jahren verursacht hat (total ca. 3h Ausfalldauer) sind ca. 250 000 - 300 000 EUR. Man muss hier klar zwischen Bastel und Automation/Industrie unterscheiden. Die Zielsetzungen sind komplett unterschiedlich. Kurz gesagt für alle Bastler: Das Ding muss 20+ Jahre laufen und darf nicht ausfallen; koste es was es wolle
FPGA schrieb im Beitrag #6202091: > Kurz gesagt für alle Bastler: Das Ding muss 20+ Jahre laufen und darf > nicht ausfallen; koste es was es wolle das Kostet aber Hauptsächlich Hirn, was Du offensichtlich weder einsetzen noch einkaufen willst. Du musst Dir ein Konzept überlegen wie sowas a) fehlefrei läuft b) bei unerwartet auftauchenden Fehler diese erkennt und wieder sicher in einen stabilen Betriebszustand findet. Und bedenke, das die MTBF üblicher Elektronikbauteile bereits unter 20 Jahre liegt.
FPGA schrieb im Beitrag #6202091: > Hmm UART nur ca. 10 Fach überabtasten bei den > Zuverlässigkeitsanforderungen. Dann nimm eben den maximalen Takt, den das FPGA kann. Gut möglich, dass das deutlich über 200 MHz liegt. Vielleicht reicht ja auch der Platz im FPGA um das kombinatorisch zu routen. Das kannst du aber alles ausprobieren ohne einen FPGA zu kaufen. FPGA schrieb im Beitrag #6202091: > Ja dann bin ich garantiert fristlos gekündigt :-) Schon klar. Geht es denn um ein Einzelstück? Auch wenn du das professionell fertigen lässt gibt es auch da immer einen kleinen Teil an Ausschuss. Ich fände es daher wichtiger zu überprüfen ob das korrekt und gut gefertigt wurde. Und zwar egal ob mit Heißluft selber oder bei einem Fertiger. Wenn es um so viel Geld geht, dann leg das danach unter ein Röntgengerät und betrachte das Ergebnis. Wenn das mit Heißluft schön gleichmäßig geschmolzen ist sahe ich da keinen Unterschied zwischen zu einer professionellen Fertigung. Am Ende haben alle Bällchen schön Kontakt. Oder geht es dir um die Haftung? Ja das wäre ein Grund das auslagern zu wollen. FPGA schrieb im Beitrag #6202091: > Kurz gesagt für alle Bastler: Das Ding muss 20+ Jahre laufen und darf > nicht ausfallen; koste es was es wolle Und welcher Hersteller/Fertiger garantiert dir das? Vielleicht ist es sinnvoller mögliche Fehler sehr schnell erkennen zu können und dann eine Ersatzhardware bereitliegen zu haben. Vielleicht kannst du sogar zweimal die identische Hardware parallel anschließen. Eine ist dann eben inaktiv und schaltet die Ein- und Ausgänge Hochohmig.
Warum es 400 IOs sein müssen habe ich noch nicht verstanden.
1 | 128 INs |
2 | + 130 OUTs |
3 | + xx zur Steuerung |
sind weniger als 300.
Also wenn das System 20+ Jahre dauerhaft laufen soll, dann würde ich mir an deiner Stelle nochmal überlegen, ob du wirklich etwas integrieren willst, was du nicht selber gemacht hast. Für das FPGA-Board müsstest du sowieso ein Board machen, wo du das FPGA-Board raufsetzen kannst. Warum das FPGA nicht gleich auch mit darauf machen?
FPGA schrieb im Beitrag #6201194: > Jegliche Art von Jitter möchte ich vermeiden. > Das Packet soll ebenfalls nicht empfangen und neu gesendet werden sondern lediglich durchgeschleift(asynchron). Das halt ich für unmöglich, da IMHO an jedem Eingang ein Schmitttrigger sitzt und jeder Ausgangstufe ein SlewRate driver. Ein FPGA ist nun mal kein analoges Bauelelement wie ein analogmultiplexer. Um in die Nähe von einer mixed Signal crossbar zu kommen, musste wohl zu den alten PLD's oder PLA greifen. Und da eine LUT schon genau genommen eine Neu-generierung ist müsstes du peinlich darauf achten das nur Multiplexer verwendet werden (falls die internen Muxer wirklich analoge Muxer sind). Am besten du machst erst mal einen proof of concept mit einem Demoboard und misst dort den jitter, signalverformung etc. aus und vergleichst das mit deiner spec. Nicht das du dich an etwas versuchst (chirp/ternäre signale ohne phy durch FPGA) was prinzipiell nicht funktioniern kann oder wofür die falsche Technologie ausgewählt würde. Deine Anforderungen oben wie "no jitter", "no signal regeneration" klingen stark danach, ebenso die Darstellung damit einen Lichtwellenleiter (LWL) zu ersetzen.
Wenn soviel Geld drin hängt, dann kann man sich überlegen zu einer Firma zu gehen, die fpga Designs öfters macht. Z. B. Google: fpga pcb design firma Die Anzeigen ignorieren und dann kommen ein paar Treffer. Deine jitter spec ist noch zu ungenau. Zwischen 1 Paket, 1 bit oder 1 Takt liegen Welten im Design.
So wie ich ihn verstehe soll eben der Jitter so klein sein, dass der 12 MBd UART weiterhin fehlerfrei funktioniert. Nehmen wir an die Bits werden vom Empfänger genau in der Mitte abgetastet, dann haben wir 83.33 ns/2 = 41.66 ns. Das ist eine Ewigkeit. Wenn man alle Eingänge mit dem FPGA mit 200 MHz abtastet und das dann wieder mit 200 MHz ausgibt, dann hat man da einen Jitterzuwachs von 5 ns. Ja, es kommt auch Latenz hinzu, aber die ist konstant ein paar Takte. Das ändert zwar etwas an dem Zeitpunkt, an dem die Daten am Empfänger ankommen, aber nicht an der Korrektheit der Daten. Und dann hoffe ich, dass das Protokoll das da über UART gesprochen wird auch Fehler erkennen und vielleicht sogar korrigieren kann.
Gustl B. schrieb: > FPGA schrieb im Beitrag #6202091: >> Kurz gesagt für alle Bastler: Das Ding muss 20+ Jahre laufen und darf >> nicht ausfallen; koste es was es wolle > > Und welcher Hersteller/Fertiger garantiert dir das? Die, die eine ESA, MIL oder Eisenbahn Zertifizierung haben :-) Ist schon beeindrucken, wie extrem schön jede einzelne Lötstelle auf so einer Leiterplatte ist. > Vielleicht ist es sinnvoller mögliche Fehler sehr schnell erkennen zu > können und dann eine Ersatzhardware bereitliegen zu haben. Gleich zwei von den Boxen parallel installieren als Hot-Redundancy mit automatischer Umschaltung. Z. B. auch üblich bei Core Routern und den optischen Patchbays davor.
Christoph Z. schrieb: > Die, die eine ESA, MIL oder Eisenbahn Zertifizierung haben :-) Klar gibt es die, aber das ist extrem teuer. Aus meiner Sicht ist das wie mit Festplatten, da kann man teure Modelle kaufen, man kann aber auch billig kaufen und die in einem RAIDz laufen lassen. Oder bei Computern. Google z. B. verwendet da ganz normale Standardhardware, aber eben mit Redundanzen. Wenn man also auch hier Redundanzen einbauen könnte, dann sollte man das mal überlegen.
Gustl B. schrieb: > Klar gibt es die, aber das ist extrem teuer. Teuer ist immer relativ im Kontext zu sehen. Wenn die Kosten eines Ausfalls ein Vielfaches der Produktionskosten uebersteigt (oder vll. sogar Menschenleben), dann ist das alles andere als teuer. Wenn man wissen will ab wann es Sinn macht "teuer" einzukaufen, muss man sich die Muehe machen und Modelle fuer Erwartungswerte erstellen. Alles andere ist handeln nach Bauchgefuehl und damit fahrlaessig. Ich denke nicht, dass du die Entwicklungs- und Produktionaprozesse z.B. von einem 100€ Aldi Fernseher beim Bau eines Flugzeuges abgebildet haben moechtest. Auch wenn dafuer der Pfusch doppelt oder dreifach redundant ausgelegt ist.
Erstaunlich was dem Poster verunmoeglichte bei Distributoren di parameterische Suche anzuwerfen und dort die anzahl pins zu verwenden... Weg mit dem Troll
Thread beobachten
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