Forum: FPGA, VHDL & Co. FPGA to ASIC?


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von FPGA (Gast)


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Hi Leute,

ich wollte mal fragen, ob jemand von euch schonmal (ich denke eher im 
Beruf wenn dann) ein FPGA Design in einen eigenen ASIC verwandelt hat?

Ich denke der automatisierungsgrad (Chiplayout) dürfte hier ja recht 
hoch sein, wenn ein voll digitales Design ist. Komplizierter stelle ich 
mir dann schon so Sachen wie einen integrierten Oszillator oder eine PLL 
vor.

Hat damit jemand Erfahrungen und kann mal erzählen, wie so etwas 
abläuft? Würde mich einfach so mal stark interessieren und vor allem 
auch, was man da für Preise zahlt für Prototypenmuster bzw. dann im 
Großvolumen später?

von C. A. Rotwang (Gast)


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FPGA schrieb im Beitrag #6204457:
> Hat damit jemand Erfahrungen und kann mal erzählen, wie so etwas
> abläuft? Würde mich einfach so mal stark interessieren und vor allem
> auch, was man da für Preise zahlt für Prototypenmuster bzw. dann im
> Großvolumen später?

Frag bei einem ASIC-Hersteller, insbesonders bei einem der sich auf 
FPGA-to-ASIC Conversion spezialisiert hat:

https://www.onsemi.com/products/product-taxonomy/soc-sip-custom-products/fpga-to-asic-conversion

https://www.eetimes.com/atmel-extends-fpga-to-asic-conversion-for-space-apps/

https://toshiba.semicon-storage.com/content/dam/toshiba-ss/emea/en_gb/prpdf/6308G.pdf

Eine ausführliche Kostenabschätzung findet sich in ISBN: 3-446-21288-4

Im Maker-Bereich kann man vielleicht nach Jerry Ellsworth recherchieren: 
https://www.nytimes.com/2004/12/20/technology/a-toy-with-a-story.html

Im akademischen bereich haben einige FhG Erfahrung damit: 
https://www.iis.fraunhofer.de/de/ff/sse/ic-design/virtual-asic-foundry.html

und für den Akademischen Bereich Euro-practice 
https://europractice-ic.com/mpw-prototyping/


Das Hauütproblem ist weniger das Layout etc. sondern die Testtiefe. 
FPGA's kann man fixen, wenn die Kunden Fehler melden, ASIC wirft man 
dann weg und macht es neu. Hauptgründe für ASIC statt FPGA war oft nicht 
der Preis sondern Speed oder Strahlungsfestigkeit. Aber hinsichtlich 
speed haben die FPGA's gut aufgeholt und überholt.

von Duke Scarring (Gast)


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C. A. Rotwang schrieb:
> Aber hinsichtlich
> speed haben die FPGA's gut aufgeholt und überholt.
Das liegt aber daran, das man FPGA inzwischen in kleineren Strukturen 
macht, als einen einfachen ASIC, oder?

Ich hatte mir mal irgendwo die Info mitgenommen, das man zwischen FPGA 
und ASIC nochmal Faktor 10 an Speed rausholen kann. Eine aktuelle CPU 
rennt irgendwo mit 4 GHz. Im FPGA muß ich schon einige Anstrengungen 
unternehmen um ein Design mit mehr als 200 oder 300 MHz laufen zu 
lassen.

Duke

von C. A. Rotwang (Gast)


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Anbei das Kapitel zur Kostenabschätzung, die Zahlen sind aber über 15 
Jahre alt.

von M. K. (mkn)


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Wir wollten mal ein abgekündigtes ASIC für uns neu auflegen lassen.
Fand der Hersteller auch gut.
Aber min 50.000 Stück war dann doch etwas viel.

Ähnliche Stückzahlen wurden genannt als ich Interesse an einem 
bestehenden Chip hatte, aber eine kleine Änderung benötigt hätte.

Ich vermute also das bezogen auf Einmalkosten und Stückzahlen das FPGA 
besser zu Deiner Anwendung passt

von C. A. Rotwang (Gast)


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Duke Scarring schrieb:
> C. A. Rotwang schrieb:
>> Aber hinsichtlich
>> speed haben die FPGA's gut aufgeholt und überholt.
> Das liegt aber daran, das man FPGA inzwischen in kleineren Strukturen
> macht, als einen einfachen ASIC, oder?

Ganz klar oder! Mit Strukturverkleinerung allein ist es nicht getan, 
denn dann steht man in der "deep sub-micron hell", wo man dann mit 
Übersprechen etc zu kämpfen hat. Und grad mit einem ohne 
berücksichtigung der Fertigungstechnologie gestrickten Design tut man 
sich auf 'alten' Anlagen einfacher, deren 'Macken' man kennt. Leider 
können diese alten Technologien nicht alles was in einem FPGA heute so 
üblich ist, wie DCM und mehrere Taktnetzwerke. Dafür trumpfen sie dann 
bei Hochstrom- und höheren Spannung (24V)..

> Ich hatte mir mal irgendwo die Info mitgenommen, das man zwischen FPGA
> und ASIC nochmal Faktor 10 an Speed rausholen kann. Eine aktuelle CPU
> rennt irgendwo mit 4 GHz. Im FPGA muß ich schon einige Anstrengungen
> unternehmen um ein Design mit mehr als 200 oder 300 MHz laufen zu
> lassen.

Diese GHz-Hascherei ist immer noch zu einem grossen Teil Selbstbetrug, 
der Datendurchsatz ist das entscheidende, insbesonders wenn FPGA wie 
ASIC an dem selben (DDR-) MemoryInterface oder ADC hängen.  Da erreicht 
man mit Cache und DMA unabhängig von der GHz Mauchelei deutliche 
Durchsatzsteigerungen.
Und ASIC ist nicht gleich ASIC, die Hispeedgeschichten findet man eher 
bei Full-Custom aber nicht bei Standardcell wie bei FPGA2ASIC 
Konvertierungen.

Und die Fertigungstechnologie zwischen FPGA und CPU sind verschiedenen, 
FPGA ist ähnlich Speicher-fertigung, CPU ist Logic-IC. Fujitsu hat das 
mal als Grund angegeben, warum man von DRAM und CPU auf einem Die 
abgekommen ist, weil man den gesamten Die entweder in Speicher- oder 
CPU-Technologie fertigen muss, die dann aber für den jeweils anderen 
teil sehr schlechten yield hat. Logic-IC benötigen wohl mehr 
Kontaktierungsebenen (Metallisierung) als Memories.

Den Faktor 10 kenne ich eher von der Chipfläche, ein FPGA braucht für 
die gleiche Funktion 10mal mehr Chipfläche als ein FullCustom ASIC. 
(acuh wegen der Konfigurationslogic etc. pp). Klar kostet mehr Fläche 
Speed, allerdings nicht um den selben Faktor. Ich würde da zum Vergleich 
auch keine Desktop-CPU heranziehen, sondern eher einen ARM-Prozessor für 
embedded. Und die sind noch ein Stück von 4 GHz weg. bei FPGA's kann man 
auch mehr als 250 MHz ansetzen, wenn man die dedizierte DSP Logik nutzt, 
da ist man schon eher bei 500-600 MHz.

von Ueiogio (Gast)


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Wie sieht es eigentlich mit dem Schutz von Design Konzepten aus? Ich 
denke mir, Unternehmen/Kunden die ihre ASIC Chips bei Drittanbietern 
herstellen lassen, müssen diesen Unternehmen gegenüber auch ihr gesamtes 
Chip Design offenlegen.

Also könnte theoretisch der ASIC Hersteller selbst oder aber ein 
Wirtschafts Spion im unternehmerischen Netzwerk oder einer der 
Angestellten in der richtigen Position die Design Daten abgreifen und 
weiter geben/verkaufen?

von Josef G. (bome) (Gast)


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Wohl auch ein Gesichtspunkt, bin kein Fachmann:

Beim FPGA kann man für Flipflops Initialwerte vorgeben,
beim ASIC geht das nicht. Man muss den Reset anpassen.

von Christoph Z. (christophz)


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Ueiogio schrieb:
> Wie sieht es eigentlich mit dem Schutz von Design Konzepten aus? Ich
> denke mir, Unternehmen/Kunden die ihre ASIC Chips bei Drittanbietern
> herstellen lassen, müssen diesen Unternehmen gegenüber auch ihr gesamtes
> Chip Design offenlegen.

Ja, dafür unterzeichnest du mit dem Unternehmen einen NDA mit 
entsprechenden Strafzahlungen.

Aber du kannst ja mal die Kunden von TSMC fragen, wie die das handhaben, 
dass in der selben Fab ihr Chip und die der Hauptkonkurrenten gefertigt 
werden :-)

von Gustl B. (-gb-)


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Dafür gibt es dann auch Obfuscation.

https://www.ifte.de/mitarbeiter/knechtel/patnaik-ICCAD17.pdf

von Tom T. (tomth)


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Christoph Z. schrieb:
> Wie sieht es eigentlich mit dem Schutz von Design Konzepten aus?

Die gibt man immer her. Auch einen ASIC kann man reverse-engineeren. Wo 
ein Wille (und viel Geld), da ein Weg.

Aber auch FPGAs sind nicht unfehlbar. Hier kann man bei vielen Modellen 
den Bitstream einfach auslesen und ebenfalls rückentwickeln.

von Vancouver (Gast)


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FPGA schrieb im Beitrag #6204457:
> ich wollte mal fragen, ob jemand von euch schonmal (ich denke eher im
> Beruf wenn dann) ein FPGA Design in einen eigenen ASIC verwandelt hat?

Hier :-)

FPGA schrieb im Beitrag #6204457:
> Ich denke der automatisierungsgrad (Chiplayout) dürfte hier ja recht
> hoch sein, wenn ein voll digitales Design ist.

Ja, aber der Aufwand ist immernoch signifikant höher als beim FPGA. 
Insbesondere müssen die IO-Zellen von Hand platziert werden. Da das 
ganze Chiplayout eine Orientierung hat, gibt es die ganzen Zellen in 
verschiedenen Geometrien, und je nach Lage auf dem Chip muss man die 
richtige davon auswählen. Dazu muss man den Voltage-Drop auf den 
Versorgungsleitungen berechnen und dafür reine Powersimulationen machen.
Bei der Codentwicklung geht man zunächst genauso vor wie beim FPGA, muss 
aber eben die Simulationsmodelle der verwendeten IP-Cores einbauen. Im 
Gegensatz zum FPGA hat man aber natürlich massiv mehr 
Verifikationsaufwand. Wenn das alles durch ist, kommt die Synthese. 
Dabei werden auch die Teststrukturen für den Chiptest eingebaut. Es 
folgen Timing- und Powersimulationen (meistens dann nochmal mit 
Korrekturen im Design) im Wechsel mit Routing-Läufen. Die haben bei uns 
üblicherweise 45-50 Stunden gedauert, auf einem Cluster von 
64-Core-Servern. Zwischendrin laufen immer wieder Rulechecker, die 
Überprüfen, ob die Tools auch alle Designrules eingehalten haben (und 
man staunt, wie oft das nicht der Fall ist).

FPGA schrieb im Beitrag #6204457:
> Komplizierter stelle ich
> mir dann schon so Sachen wie einen integrierten Oszillator oder eine PLL
> vor.

Dazu verwendet man fertige IPs von einem Provider für die verwendete 
Technologie.

FPGA schrieb im Beitrag #6204457:
> Würde mich einfach so mal stark interessieren und vor allem
> auch, was man da für Preise zahlt für Prototypenmuster bzw. dann im
> Großvolumen später?

Für ein Volumen von ein paar hundert Chips auf einem MPW (Multi-Project 
Wafer) legt man typischerweise ein 200-500k€ auf den Tisch, je nach 
Größe und Technologie. Da sind dann meistens Educational-Rabatte schon 
mit drin.

Ueiogio schrieb:
> Wie sieht es eigentlich mit dem Schutz von Design Konzepten aus?

Die Chiphersteller bekommt üblicherweise nur die Designdaten, nicht mal 
eine Netzliste. Daraus ein Reverseengineering zu machen, ist schon eine 
Herausforderung. Aber wo ein Wille, da ist bekanntlich auch ein Weg.
Etwas anderes ist es beim Waferlevel- oder Chiptest. Da muss man ein 
paar Karten mehr aufdecken.

von ASIC (Gast)


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Vancouver schrieb:
> Wie sieht es eigentlich mit dem Schutz von Design Konzepten aus?

Unkritisch, das design ist spezifisch auf einen prozess zb. TSMC 28nm. 
Daher kann onehin nur TSMC diese Chips fertigen. Die Schablonen sind 
auch by TSMC und werden bei TSMC gelagert. TSMC hat keine zeit 
Kundendesigns zu reversen...

Christoph Z. schrieb:
> Aber du kannst ja mal die Kunden von TSMC fragen, wie die das handhaben,
> dass in der selben Fab ihr Chip und die der Hauptkonkurrenten gefertigt
> werden :-)

Und TSMC wird dir bestimmt antworten. Die haben überhaupt kein intresse 
mit dir zu sprechen.


C. A. Rotwang schrieb:
>> Ich hatte mir mal irgendwo die Info mitgenommen, das man zwischen FPGA
>> und ASIC nochmal Faktor 10 an Speed rausholen kann. Eine aktuelle CPU
>> rennt irgendwo mit 4 GHz. Im FPGA muß ich schon einige Anstrengungen
>> unternehmen um ein Design mit mehr als 200 oder 300 MHz laufen zu
>> lassen.

Ein gutes beispiel sind die SHA256(SHA256()) Fullcustom Asics gegenüber 
FPGAs ist der Leistungsgewinn erheblich über Faktor 10 bei gleichem 
Fertigungsprozess und gleicher Chipfläche(eher so ca 250-300x). Die 
Effizienz ebenso. Nun Mining ist neben GPU, CPU, Mobile zum 
Technologietreiber geworden und hat FPGA davon abgelöst.

Bez. Kosten:
28nm kann mann ein Schablonenset schon für ca. 1-1.5 Mio EUR haben. 
Richtig los mit MP gehts bereits mit ca. 15 mio EUR Umsatz (gibt 
inzwischen etliche die den äusserst stabilen 28nm node können)

anders siehts aus bei einem Modernen prozess. Aktuell kostet 7nm über 
eine mio eur pro Maske!
TSMC will erst mit dir sprechen wenn du 150mio Umsatz auf den Tisch 
knallst.
Ab 400mio Umsatz und gutem Verhandlungsgeschick mit TSMC kannst du evtl. 
sogar early access für neue prozesse erhalten.

Dies ist auch der Grund wesshalb es lediglich noch ca eine handvoll 
ASICS auf dem top prozess giebt (CPU, GPU, Mobile SOC, Mining), selbst 
FPGAs erreichen die Stückzahlen nicht und gehören nicht mehr zu den tech 
treibern.

von Andreas H. (ahz)


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Vancouver schrieb:
> Die Chiphersteller bekommt üblicherweise nur die Designdaten, nicht mal
> eine Netzliste. Daraus ein Reverseengineering zu machen, ist schon eine
> Herausforderung.

Ich glaube Du hast da was nicht richtig verstanden.

Die Fab braucht die Netzliste überhaupt nicht. Wenn die gebraucht wird 
dann kann man die vollständig aus den Geometriedaten rekonstruieren.

Habt ihr nie LVS gemacht? Rate mal wie das L (aka Layout) gegen das S 
(aka Schematic) verglichen wird^^

@Ueiogio: Die Kundendaten sind typischerweise unter NDA. Die Fab hat 
aber auch prinzipiell keine Interesse daran sowas nachzubauen - die 
verdienen ihr Geld mit IC Produktion.
Marketing, Support, Application support etc. von einer Device ist ein 
völlig anderer Spielplatz.
Abgesehen davon: Wenn eine FAB das auch nur einmal versuchen (!!!) 
würde, dann würde da nie wieder ein Kunde etwas fabben lassen^^

/regards

von powerpoint to go (away) (Gast)


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von Vancouver (Gast)


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Andreas H. schrieb:
> Habt ihr nie LVS gemacht? Rate mal wie das L (aka Layout) gegen das S
> (aka Schematic) verglichen wird^^

Sicher haben wir das gemacht. Aber ein Layout gegen eine vorhandene 
Netzliste zu vergleichen ist etwas anderes, als eine Netzliste aus einem 
Design zu extrahieren. Und selbst wenn der Chiphersteller das macht, 
kann er damit erstmal nichts anfangen, weil eine Netzliste nur einen 
Haufen Gatter und FFs enthält, deren Funktion mal erstmal verstehen 
muss, bevor man das nutzbringend einsetzen kann.
Ich sag ja nicht, dass das nicht geht. Aber wenn da nicht etwas wirklich 
wichtiges drinsteckt, wird das so schnell niemand tun.

Andreas H. schrieb:
> Die Fab hat
> aber auch prinzipiell keine Interesse daran sowas nachzubauen

Die Fab selbst sicher nicht. Aber vielleicht die Regierung des Landes, 
in dem die FAB sitzt.

von Andreas H. (ahz)


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Vancouver schrieb:
>> Die Fab hat
>> aber auch prinzipiell keine Interesse daran sowas nachzubauen
>
> Die Fab selbst sicher nicht. Aber vielleicht die Regierung des Landes,
> in dem die FAB sitzt.

omg. Ach so, ist ja Freitag ...

von Ueiogio (Gast)


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Vancouver schrieb:
> Die Fab selbst sicher nicht. Aber vielleicht die Regierung des Landes,
> in dem die FAB sitzt.

Dann verfügt Taiwan über eine interessante Sammlung an Chip Designs :D
Reicht ja wenn man die Daten einfach sammelt. Man kann es dann ja auch 
an interessierte eng verbündete Staaten weitergeben oder verkaufen.

Ich denke Wirtschaftsspionage ist gang und gäbe. Man kann vielleicht 
seine Marken und Produkte durch Patente und Markenrechte ein wenig 
schützen, aber das Wissen kann man kaum lange exklusiv halten.
Man nimmt vielleicht nicht jeden und alles unter die Lupe aber sicher 
die leistungsfähigsten Neuheiten.

Man wird TSMC wohl kaum in die Verlegenheit bringen sich bei einer 
derartigen Kooperation ertappen zu lassen.
Dank anfälliger Firmen Netzwerke und bestechlicher Angestellter ist man 
auf eine Kooperation eigentlich nicht angewiesen.
Die US Nachrichtendienste zapfen ja auch die Datenleitungen ihrer großen 
IT Unternehmen ab ohne diese zu fragen.

Ich glaube auch nicht das z.B. die Chinesen Chip Designs klauen und 
einfach kopieren und verkaufen. Wobei es dass glaube ich dreister weise 
auch gibt?
Es reicht ja wenn man die interessantesten Elemente einer Architektur 
entschlüsselt und das Wissen bei den eigenen Architekturen nutzt.

von C. A. Rotwang (Gast)


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ASIC schrieb:
> Bez. Kosten:
> 28nm kann mann ein Schablonenset schon für ca. 1-1.5 Mio EUR haben.

Aber ASIC aus FPGA 'Fertigung' geht auch ohne einen komletten Satz an 
Masken, insbesonders die im Threadtitel angefragte FPGA zu ASIC 
Konvertierung. Xilinx hat(te?) auch mal ein KostenSpar-Angebot, bei dem 
nur die Testpatterns am EndofLine-Tester an den Kunden angepasst wurde.

https://www.edn.com/xilinx-easypath-gegen-strukturierte-asics/

Insofern sind die Preise für einen FullCustom ASIC (alles an dem Chip 
wird neu für den Kunden gemacht) im komplexesten Fertigungsverfahren (7 
nm) mehr als Faktor 10 über den Kosten für das was der TO für sein 
12Mbit Crosspoint Switch design benötigt.

Sein Design klingt eher nach 90 nm im Standardcell- oder GateArray 
Entwurf (nur die Masken für die oberen Mellasierungsebenen) werden neu 
erstellt.
Also zuerst mal über die unterschiedlichen ASIC-Verfahren schlau machen; 
nicht das man einen Rolls-Royce kauft, wo es auch ein Fiat Panda tut 
(insbesonders hinsichtlichKostenreduktion durch Fliessbandfertigung).
https://de.wikipedia.org/wiki/Anwendungsspezifische_integrierte_Schaltung#Einteilung

--

> Dann verfügt Taiwan über eine interessante Sammlung an Chip Designs :D
> Reicht ja wenn man die Daten einfach sammelt. Man kann es dann ja auch
> an interessierte eng verbündete Staaten weitergeben oder verkaufen.

Naja, mit geklauter statt selbst entwickelter IC-Fertigung hatt sich 
schon der Ostblock selbst ein Grab geschaufelt. Durch die Nachbauerei 
verloren sie immer mehr Anschluss an den Technischen Fortschritt dass 
die später nicht mal zum simplen 1:1 Kopien fähig waren.

von C. A. Rotwang (Gast)


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Ueiogio schrieb:
> Es reicht ja wenn man die interessantesten Elemente einer Architektur
> entschlüsselt und das Wissen bei den eigenen Architekturen nutzt.

Da muss man nichts entschlüsseln, da muss man nur in die Bibliothek 
gehen und ein gescheites Buch über Computerarchitektur lesen. Hennessey 
und Patterson sind empfehlenswert.

Der ARM Schöpfer Sophie Wilson hat sich für seine RISC-Architectur auch 
einfach aus den Akademischen Veröffentlichungen bedient 
https://en.wikipedia.org/wiki/Berkeley_RISC

von Martin S. (strubi)


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Ueiogio schrieb:
> Ich glaube auch nicht das z.B. die Chinesen Chip Designs klauen und
> einfach kopieren und verkaufen. Wobei es dass glaube ich dreister weise
> auch gibt?

Mich stoert der Wortlaut etwas ('Die Chinesen').
Tatsache: Es gibt auf chinesischen Entwicklerportalen (pudn, usw.), die 
sich alle aehneln, eine Unmenge an Designdaten, von IP-Cores bis 
kompletten ARM-SoCs, GPUs, im Source, synthetisierbar, inkl. Anleitung.
Was muss man da noch klauen?
Das 'sharen' wird da einfach etwas relaxter gesehen. Vielleicht zahlt 
nicht jede Kleinfirma an Anfang ARM-Lizenzen, aber die sind nun sowieso 
mit RISC-V obsolet.

Das Gros des Reverse-Engineering duerfte sein, einem Hersteller Patent- 
oder Lizenzverstoesse nachzuweisen, sonst lohnt das kaum noch. Was 
danach kommt, geht eher in Richtung: Wie komme ich an einen Hardware-Key 
oder finde Schwachstellen im Chip/ROM, usw.

Was OpenSource angeht, sind viele USA-Buden oder hierzulande mindestens 
so 'dreist', und halten sich nicht an die Gnu Public License. Da wird 
das in der Shenzhen-Community besser umgesetzt.

von Tim (Gast)


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FPGA to ASIC? Hier etwas meinerseits:

FPGA schrieb im Beitrag #6204457:
> Ich denke der automatisierungsgrad (Chiplayout) dürfte hier ja recht
> hoch sein, wenn ein voll digitales Design ist. Komplizierter stelle ich
> mir dann schon so Sachen wie einen integrierten Oszillator oder eine PLL
> vor.

Weiterhin ist das Layout auf einem FPGA einfacher. Auf einem ASIC sind 
viel mehr Freiheitsgrade und Stellschrauben. Z.B Clock-tree. In der 
Regel willst du auch den ASIC möglichst ausreizen. Auch ein 90%-voller 
FPGA ist kein Spaß. Vivado im non-project mode scripten fühlt sich noch 
am nähsten dem ASIC design an, aber es fehlen noch die vielen 
Zusatztools und so einen großen IP-Katalog hast du nicht, wenn 
überhaupt.

PLL ist wie beim FPGA. Die kaufst du als IP ein, hast sie rumliegen oder 
du hast ein zweites Projekt am Hals :)

FPGA schrieb im Beitrag #6204457:
> Würde mich einfach so mal stark interessieren und vor allem
> auch, was man da für Preise zahlt für Prototypenmuster bzw. dann im
> Großvolumen später?

Es gibt Chipwerke mit älteren Knoten, da kannst du schon "privat" dir 
deine Chips holen (unter 10kEuro). MPWs (Multi-Project-Wafer) sind für 
Prototypen sehr gut. Da kannst du 10-20 Chips bekommen. Die Preise 
kannst du sogar googlen.

Warum ASIC statt FPGA?
Pauschal: wenn deine Stückzahl hoch genug ist
Speziell: Leistungsverbrauch, Chipgröße, Spezialfunktionen (MEMS, 
Analog, Sensorik) und IP-Schutz

von Andreas H. (ahz)


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C. A. Rotwang schrieb:
> Sophie Wilson

C. A. Rotwang schrieb:
> Da muss man nichts entschlüsseln, da muss man nur in die Bibliothek
> gehen und ein gescheites Buch über Computerarchitektur lesen. Hennessey
> und Patterson sind empfehlenswert.
Die spielen aber hauptsächlich mit der InstructionSet Architecture. 
HW-Spezifisch fand ich die eher mau (und wenn dann in den nur-download 
Kapiteln)
Bei den ISAs sind sie aber top :)

> Der ARM Schöpfer Sophie Wilson hat sich für seine RISC-Architectur
Dur für dieAkten: Dein Schöpfer (!) ist eine Frau (Sophie Mary Wilson) 
;)
Dogma lässt grüßen :D

/regards

von C. A. Rotwang (Gast)


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Andreas H. schrieb:
> C. A. Rotwang schrieb:
>> Sophie Wilson
>
> C. A. Rotwang schrieb:
>> Da muss man nichts entschlüsseln, da muss man nur in die Bibliothek
>> gehen und ein gescheites Buch über Computerarchitektur lesen. Hennessey
>> und Patterson sind empfehlenswert.
> Die spielen aber hauptsächlich mit der InstructionSet Architecture.
> HW-Spezifisch fand ich die eher mau (und wenn dann in den nur-download
> Kapiteln)
So verschieden wird halt das selbe Werk gelesen, für mich persönlich 
waren die Hardware-themen wie die verschiedenen Cachestrategien im 
Zusammenhang mit Speicherhierarchien interessanter, pipeling ebenso. 
Context Switching i.e register windowing versus Stackpointer auch ein 
Hardwarethema ... aber vielleicht liegt es auch an der Auflage, ich bin 
mit der Übersetzung von D. Jungmann von 1993 eingestiegen, kann sein das 
die ILA Themen später einen größeren Platz reserviert bekamen.

>> Der ARM Schöpfer Sophie Wilson hat sich für seine RISC-Architectur
> Dur für dieAkten: Dein Schöpfer (!) ist eine Frau (Sophie Mary Wilson)
> ;)
Zum Zeitpunkt der "ARM Schöpfung" war es ein Mann (Roger), grad wenn es 
um Hardwarearchitektur geht muss die Koheränz im Datensatz gewahrt 
bleiben ;-)
(wobei ist reichlich schwierig ist, den genauen Zeitpunkt des Wechsel 
von Roger zu Sophie auszumachen).

von Andreas H. (ahz)


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C. A. Rotwang schrieb:
> So verschieden wird halt das selbe Werk gelesen, für mich persönlich
> waren die Hardware-themen wie die verschiedenen Cachestrategien im
> Zusammenhang mit Speicherhierarchien interessanter, pipeling ebenso.
> Context Switching i.e register windowing versus Stackpointer auch ein
> Hardwarethema ... aber vielleicht liegt es auch an der Auflage, ich bin
> mit der Übersetzung von D. Jungmann von 1993 eingestiegen, kann sein das
> die ILA Themen später einen größeren Platz reserviert bekamen.

Ach so. Dann reden wir von verschiedenen Büchern. Du von "Computer 
Architecture" und ich von "Computer Organization and Design". Davon 
gibts aber afaik keine Übersetzung.
Mhh, vieleicht sollte ich mir die "Computer Architecture" ja auch 
nochmal antun...

> (wobei ist reichlich schwierig ist, den genauen Zeitpunkt des Wechsel
> von Roger zu Sophie auszumachen).
Was, zumindest bezüglich der HW-Entwicklungsarbeit, auch hinreichend 
egal ist :D

/regards

von C. A. Rotwang (Gast)


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Andreas H. schrieb:
> Dann reden wir von verschiedenen Büchern. Du von "Computer
> Architecture" und ich von "Computer Organization and Design". Davon
> gibts aber afaik keine Übersetzung.

Doch, gibt es, steht auch bei mir im Regal ISBN978-3-486-59190-3. Das 
ist wohl nach der 4. Auflage von Patterson und Hennessy übersetzt, 
während 'mein Einstieg' damals die 3. Auflage war ISBN: 978-3-663139539 
( 
https://books.google.de/books?id=bnSoBgAAQBAJ&pg=PR10&lpg=PR10&dq=D.+Jungmann+Rechnerarchitektur&source=bl&ots=lbYlVOw5I3&sig=ACfU3U1iHg_XItQ4tUd-XBF-cyv4JOx_Og&hl=de&sa=X&ved=2ahUKEwi-i8DF59DoAhVChqQKHbkDCYMQ6AEwBHoECAsQKw#v=onepage&q=D.%20Jungmann%20Rechnerarchitektur&f=false 
)

Und wenn ich grad beim Link Verschleudern bin, die Geschichte von ARM 
oder wie aus "Roger" "Sophie" wurde und Sir Clive Sinclair sich mit 
seinem Ex-Entwickler wegen eines Homecomputerdesigns im Pub prügelten: 
https://www.heise.de/ct/artikel/Die-ARM-Story-1425834.html ;-)

von Andreas H. (ahz)


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C. A. Rotwang schrieb:
> Doch, gibt es, steht auch bei mir im Regal ISBN978-3-486-59190-3. Das
> ist wohl nach der 4. Auflage von Patterson und Hennessy übersetzt,
> während 'mein Einstieg' damals die 3. Auflage war ISBN: 978-3-663139539
> (
> 
https://books.google.de/books?id=bnSoBgAAQBAJ&pg=PR10&lpg=PR10&dq=D.+Jungmann+Rechnerarchitektur&source=bl&ots=lbYlVOw5I3&sig=ACfU3U1iHg_XItQ4tUd-XBF-cyv4JOx_Og&hl=de&sa=X&ved=2ahUKEwi-i8DF59DoAhVChqQKHbkDCYMQ6AEwBHoECAsQKw#v=onepage&q=D.%20Jungmann%20Rechnerarchitektur&f=false
> )

Ehm. Das ist doch aber die "Computer Architecture" Übersetzung. Die war 
bekannt.
Die "Computer Organization and Design" haben die beiden ja für MIPS, ARM 
& RISC-V rausgebracht. Ist aber natürlich viel redundant da sie jedesmal 
viel die ISA Grundlagen erklären.

C. A. Rotwang schrieb:
> https://www.heise.de/ct/artikel/Die-ARM-Story-1425834.html
Lol. Thx. Viel gelacht :)

/regards

von Christoph Z. (christophz)


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C. A. Rotwang schrieb:
> Und wenn ich grad beim Link Verschleudern bin, die Geschichte von ARM
> oder wie aus "Roger" "Sophie" wurde und Sir Clive Sinclair sich mit
> seinem Ex-Entwickler wegen eines Homecomputerdesigns im Pub prügelten:

Über die frühe Zeit von Sinclair und ARM gibt es auch eine Verfilmung 
"Micro Men": https://www.imdb.com/title/tt1459467/?ref_=fn_al_tt_1

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Christoph Z. schrieb:
> Über die frühe Zeit von Sinclair und ARM gibt es auch eine Verfilmung
> "Micro Men": https://www.imdb.com/title/tt1459467/?ref_=fn_al_tt_1

Danke fuer den Tipp!

Youtube-Video "Micro Men - 720p (2009)"

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