Announcement: there is an English version of this forum on Moin, ich probiere gerade mal ein paar Paper aus, die zum Thema High Resolution Timer in fpga sich auslassen. Z.B.: https://cds.cern.ch/record/1158663/files/p383.pdf https://cds.cern.ch/record/1158663/files/p383.pdf Allerdings hab ich keine Idee wie man so eine Schaltung dann umsetzt? Ich meine wie kann ich dann die ganz bestimmten resourcen auf dem fpga konfigurieren. Ich benutze VHDL und ISE14.6. Da kann ich zwar in "Design Goals and Strategies" ein xds Strategie File angeben :(. Muss man das dann tatsächlich per Hand über Map&Place machen? Wo kann ich das genau "constrainen"? Wie macht ihr das? gruß J
:
Bearbeitet durch User
Hallo, schau mal im Repositoty vom Cern nach, da kann man sich angucken, wie das umgesetzt wurde. Und ja, in dem Fall muss viel mit Placement Constraints gearbeitet werden. https://ohwr.org/explore/projects/ PS: Darüber hinaus schreiben die wirklich schönen Code ;) Viele Grüße Achim
Jonas B. schrieb: > Muss man das dann tatsächlich per Hand über Map&Place machen? Letztlich ist das genau so ein Gefrickel. Das Bild 5 zeigt dir, wie das zu verschalten ist. VHDL ist dafür viel zu abstrakt und die Toolchain hat eine ganz andere Verwengung für die CarryChain, als die, wofür sie in diesen TDC eingesetzt wird. Und da helfen auch keine Constraints weiter (ausser dem, dass der Optimizer die Finger von diesen manuell platzierten "Fine-TDC" Blöcken lassen soll).
Lothar M. schrieb: > Jonas B. schrieb: >> Muss man das dann tatsächlich per Hand über Map&Place machen? > Letztlich ist das genau so ein Gefrickel. Das Bild 5 zeigt dir, wie das > zu verschalten ist. > VHDL ist dafür viel zu abstrakt und die Toolchain hat eine ganz andere > Verwengung für die CarryChain, als die, wofür sie in diesen TDC > eingesetzt wird. Und da helfen auch keine Constraints weiter (ausser > dem, dass der Optimizer die Finger von diesen manuell platzierten > "Fine-TDC" Blöcken lassen soll). Ja ich sehe es ein, das macht absolut kein Spaß. Warum config Dateien binär Formate haben müssen, weiß auch niemand, kann man nicht mal abschauen. Joachim S. schrieb: > Hallo, > > schau mal im Repositoty vom Cern nach, da kann man sich angucken, wie > das umgesetzt wurde. Und ja, in dem Fall muss viel mit Placement > Constraints gearbeitet werden. > > https://ohwr.org/explore/projects/ > > PS: Darüber hinaus schreiben die wirklich schönen Code ;) > > Viele Grüße > > Achim ui...ja das sind feine Sachen :D white rabbit :D danke
Jonas B. schrieb: > https://cds.cern.ch/record/1158663/files/p383.pdf > https://cds.cern.ch/record/1158663/files/p383.pdf Hat jemand eine Ahnung, von WANN diese papers sind? Sollte das nicht eigentlich draufstehen? Oder ist das nicht üblich? So einen TDC haben wir mal in einem S3 gemacht, allerdings schon Mitte der 2000er. Das paper referenziert eine Publikation von 2008 - ist also sicher später. Schon komisch, was so alles an paper produziert wird. Alles doppelt und dreifach. Sicher gibt es ähnliche Veröffentlichungen aus Indien von letzer Woche.
>Hat jemand eine Ahnung, von WANN diese papers sind? >Sollte das nicht eigentlich draufstehen? Ich meine ca. 2006. Gruß J
Angehängte Dateien:
-
PubSearch.PNG
24,8 KB, 40 Downloads
Murkser schrieb: > Jonas B. schrieb: >> https://cds.cern.ch/record/1158663/files/p383.pdf >> https://cds.cern.ch/record/1158663/files/p383.pdf > > Hat jemand eine Ahnung, von WANN diese Papers sind? Einfach mal den Titel bei google eingeben und dann tröpfelt unten das Publikationsjahr raus. (siehe Anhang) Solche IEEE sachen scheinen prinzipiell kein datum zu tragen, wenn sie ausserhalb der IEEE-Schrift veröffentlicht werden. Dann muss man anderswie das 'Datum des Druckes' ermitteln.
>Solche IEEE sachen scheinen prinzipiell kein datum zu tragen, wenn sie >ausserhalb der IEEE-Schrift veröffentlicht werden. Ja, das kommt vermutlich vom Anspruch, dass die Ergebnisse wissenschaftlicher Forschung zeitlos gültig sein sollen. Mich ärgert das auch immer, weil die Technik sich so schnell ändert und Paper von 1960 eher nur noch wenig relevant sind.
Murkser schrieb: > Schon komisch, was so alles an paper produziert wird. Alles doppelt und > dreifach. Sicher gibt es ähnliche Veröffentlichungen aus Indien von > letzer Woche. Du hast das Paper gelesen? Da steht gleich am Anfang, dass es TDCs schon gibt und die verwendet werden. In dem Paper geht es drum eine noch bessere Zeitauflösung zu schaffen. Als Prior Art werden 100 ps genannt, da schafft dieses Paper ein besseres Ergebnis. Ich weiß auch nicht was das mit Indien zu tun haben soll, außer eine abfällige Bemerkung über Leute anderer Hautfarbe.
Es gibt viele papers zu TDC in FPGA aber fast alles nichts konkretes. Mir mit auch schon ein Verfahren mit 2 gegenläufigen Delay Lines begegnet, welches noch höhere Auflösung verspricht. Schau dir mal diese Seite an: https://cas.tudelft.nl/fpga_tdc/TDC_basic.html Im beiliegenden code siehst du wie man die Delay-Line generiert und direkt in vhdl plaziert.
Joachim S. schrieb: > Hallo, > > schau mal im Repositoty vom Cern nach, da kann man sich angucken, wie > das umgesetzt wurde. Und ja, in dem Fall muss viel mit Placement > Constraints gearbeitet werden. > > https://ohwr.org/explore/projects/ > > PS: Darüber hinaus schreiben die wirklich schönen Code ;) > > Viele Grüße > > Achim CERN schreibt schönen Code? Was habe ich verpasst? Schonmal in dem Kicad Code geschaut? Da kräuseln sich einem alle Nägel.
Dennis E. schrieb: > CERN schreibt schönen Code? Was habe ich verpasst? Schonmal in dem Kicad > Code geschaut? Da kräuseln sich einem alle Nägel. Zum Glueck wissen wenigstens die Wissenschaftler am CERN, dass ein Messpunkt noch keine statistische Signifikanz aufweisst. Erst recht nicht 5 sigma. ;-)
Einfach den Link kürzen https://cds.cern.ch/record/1158663 und man bekommt die Angaben: Proceedings der 2008 TWEPP. Steht nicht im pdf da es offenbar auseinander geschnitten wurde (und es ist keine IEEE Veranstaltung). Und zum Thema Neuheit: insbesondere Konferenz-Proceedings haben da nicht unbedingt den Anspruch. Man bekommt so aber etwas was referenzieren kann und es ist u.U. die einzige öffentliche Doku.
>Schau dir mal diese Seite an: >https://cas.tudelft.nl/fpga_tdc/TDC_basic.html >Im beiliegenden code siehst du wie man die Delay-Line generiert und >direkt in vhdl plaziert. Danke schön, das sieht recht gut aus.
Dennis E. schrieb: > CERN schreibt schönen Code? Was habe ich verpasst? Schonmal in dem Kicad > Code geschaut? Da kräuseln sich einem alle Nägel. KiCAD wird von Cern unterstuetzt, nicht geschrieben...
>KiCAD wird von Cern unterstuetzt, nicht geschrieben...
Soweit ich weiß wurde das speziell für das HLC Projekt entwickelt um
Linzensgebühren zu sparen (Bei einem mulitmilliarden Projekt...)
Gustl B. schrieb: > Ich weiß auch nicht was das mit Indien zu tun haben soll, außer eine > abfällige Bemerkung über Leute anderer Hautfarbe. Wer redet von Hautfarbe? Es ist ein offenes Geheimnis, daß u.a. in Indien, aber auch China und andere aufstrebenden Nationen im akademischen Bereich viele Themen mehrfach kopiert und neu aufgewärmt werden. Da nimmt man bestehende (westliche) Arbeiten (neudeutsch papers) und macht die Versuche nach, ne Prise Eigenanteil, und sei es nur ne andere Schriftart ;-) und fertig ist das "neue paper". Der akademische (Neu)wert hält sich in Grenzen. Das und nichts anders wollte der Diskussionsteilnehmer damit ausdrücken. Ich mein, was sollen die Abermillionen von Absolventen in China und Indien auch "neu" machen, sooo innovativ ist die E-Technik nun auch wieder nicht. Aber wenn man so ab und an die Themen der westlichen/deutschen Geisteswissenschaftler so mitbekommt, u.a. bei aufgeflogenen Plagiaten von Doktorarbeiten, geht es denen noch viel schlimmer ;-)
Thread beobachten
Seitenaufteilung abschalten