XADC in VHDL instanziieren, wie generiertes VERILOG in VHDL-Projekt einbinden?

[Matthias (Gast)]

Ich habe dies bereits z.b. für eine PLL gemacht wobei klar war, wie sie 
zu benutzen war:

module clk_wiz_0 
 (
  // Clock out ports
  output        clk_out1,
  // Status and control signals
  input         reset,
  output        locked,
 // Clock in ports
  input         clk_in1
 );

wird zu:

component clk_wiz_0 is
 PORT(
  -- Clock out ports
  clk_out1 : out STD_LOGIC;
  -- Status and control signals
  reset : in STD_LOGIC;
  locked : out STD_LOGIC;
  -- Clock in ports
  clk_in1: in STD_LOGIC
 );
 end component;

Aber wie soll der generierte XADC angeschlossen werden?

module xadc_wiz_0
          (
          dclk_in,             // Clock input for the dynamic reconfiguration port
          vauxp0,              // Auxiliary channel 0
          vauxn0,
          busy_out,            // ADC Busy signal
          channel_out,         // Channel Selection Outputs
          eoc_out,             // End of Conversion Signal
          eos_out,             // End of Sequence Signal
          alarm_out,           // OR'ed output of all the Alarms    
          muxaddr_out,
          vp_in,               // Dedicated Analog Input Pair
          vn_in);

Meine Idee:
dclk_in -> std_logic --> Clock Eingang
vauxp0 -> std_logic -->Analog-Spannungseingang
vauxn0 -> std_logic -->Analog-Spannungseingang
busy_out -> std_logic --> Wandlung läuft
channel_out -> std_logic_vector(4 downto 0) --> Aktuell ausgegeber Kanal
eoc_out -> std_logic
eos_out -> std_logic
alarm_out -> std_logic
muxaddr_out -> std_logic_vector(4 downto 0) --> demnach für externen MUX
vp_in -> Analogeingang
vn_in -> Analogeingang

Was ich nicht verstehe ist die Datenschnittstelle.
--> Wie sollen denn nun die Daten heraus kommen?

Alternativ gibt es nich diese Inst-Beschreibung:

inst (
        .CONVST(GND_BIT),
        .CONVSTCLK(GND_BIT),
        .DADDR(GND_BUS7[6:0]),
        .DCLK(dclk_in),
        .DEN(GND_BIT),
        .DI(GND_BUS16[15:0]),
        .DWE(GND_BIT),
        .RESET(GND_BIT),
        .VAUXN(aux_channel_n[15:0]),
        .VAUXP(aux_channel_p[15:0]),
        .ALM(alm_int),
        .BUSY(busy_out),
        .CHANNEL(channel_out[4:0]),
        .DO(),
        .DRDY(),
        .EOC(eoc_out),
        .EOS(eos_out),
        .JTAGBUSY(),
        .JTAGLOCKED(),
        .JTAGMODIFIED(),
        .OT(),
        .MUXADDR(muxaddr_out),
        .VP(vp_in),
        .VN(vn_in)
          );

Wie soll man hier diese GND_BUS signale verbinden?

Generell wäre es toll, wenn jemand weiß wie man den XADC richtig 
einsetzt, oder generell wie so generierte Blöcke korrekt angeschlossen 
werden?

Schöne Grüße,
Matthias

[Gustl B. (gustl_b)]

Hast du schon die Suche hier im Forum verwendet? XADC kam schon mehrmals 
vor.

Allerdings funktioniert die Suche bei mir auf dem Telefon gerade nicht.

Aber die Google Suche hat geliefert:
Beitrag "Xilinx Artix-7 Nexys 4 mit VGA und XADC"
Da ist ein Beispiel ZIP im ersten Post enthalten.

[Duke Scarring (Gast)]

Matthias schrieb:
> Aber wie soll der generierte XADC angeschlossen werden?
Da hilft der Xilinx Library Guide (UG953), S. 411 ff.
https://www.xilinx.com/support/documentation/sw_manuals/xilinx2012_2/ug953-vivado-7series-libraries.pdf

Duke

[Matthias (Gast)]

Danke euch beiden :)

Duke Scarring schrieb:
> Da hilft der Xilinx Library Guide (UG953), S. 411 ff.
> 
https://www.xilinx.com/support/documentation/sw_manuals/xilinx2012_2/ug953-vivado-7series-libraries.pdf

Super, da gibt es auf Steite 414 ein konkretes beispiel einer 
VHDL-Instanz.
Werde ich ausprobieren...

Gustl B. schrieb:
> Hast du schon die Suche hier im Forum verwendet? XADC kam schon mehrmals
> vor.
>
> Allerdings funktioniert die Suche bei mir auf dem Telefon gerade nicht.
>
> Aber die Google Suche hat geliefert:
> Beitrag "Xilinx Artix-7 Nexys 4 mit VGA und XADC"
> Da ist ein Beispiel ZIP im ersten Post enthalten.

Werd ich mir dann auch noch anschauen, sowie ich dazu komme.

[Matthias (Gast)]

Bin nun um einiges weiter, jedoch passt es noch nicht ganz:

Ich bekomme für jeden Port den Error:
[Synth 8-485] no port 'DCLK' on instance

Weiße jemand vielleicht wo man sowas nachlesen kann, wie eben ein 
solcher generierter Verilog Code in VHDL genutzt werden kann?
Bei den beispielen scheint es immer selbsterklärend, aber mit dem XADC 
ist es das eher nicht...

Habe noch kein Beispiel gefunden, welches es zeigt, insbesondere mit den 
Config-Register.

Grüße,
Matthias

Hier der generierte Code:

module xadc_wiz_0
          (
          dclk_in,             // Clock input for the dynamic reconfiguration port
          vauxp1,              // Auxiliary channel 1
          vauxn1,
          vauxp2,              // Auxiliary channel 2
          vauxn2,
          vauxp9,              // Auxiliary channel 9
          vauxn9,
          vauxp10,             // Auxiliary channel 10
          vauxn10,
          busy_out,            // ADC Busy signal
          channel_out,         // Channel Selection Outputs
          eoc_out,             // End of Conversion Signal
          eos_out,             // End of Sequence Signal
          alarm_out,           // OR'ed output of all the Alarms    
          vp_in,               // Dedicated Analog Input Pair
          vn_in);

          input dclk_in;
          input vauxp1;
          input vauxn1;
          input vauxp2;
          input vauxn2;
          input vauxp9;
          input vauxn9;
          input vauxp10;
          input vauxn10;
          input vp_in;
          input vn_in;

          output busy_out;
          output [4:0] channel_out;
          output eoc_out;
          output eos_out;
          output alarm_out;

        wire FLOAT_VCCAUX;
        wire FLOAT_VCCINT;
        wire FLOAT_TEMP;
          wire GND_BIT;
    wire [2:0] GND_BUS3;
    wire [8:0] GND_BUS7;
    wire [15:0] GND_BUS16;
          assign GND_BIT = 0;
    assign GND_BUS3 = 3'b000;
    assign GND_BUS7 = 7'b0000000;
    assign GND_BUS16 = 16'b0000000000000000;
          wire [15:0] aux_channel_p;
          wire [15:0] aux_channel_n;
          wire [7:0]  alm_int;
          assign alarm_out = alm_int[7];
          assign aux_channel_p[0] = 1'b0;
          assign aux_channel_n[0] = 1'b0;

          assign aux_channel_p[1] = vauxp1;
          assign aux_channel_n[1] = vauxn1;

          assign aux_channel_p[2] = vauxp2;
          assign aux_channel_n[2] = vauxn2;

          assign aux_channel_p[3] = 1'b0;
          assign aux_channel_n[3] = 1'b0;

          assign aux_channel_p[4] = 1'b0;
          assign aux_channel_n[4] = 1'b0;

          assign aux_channel_p[5] = 1'b0;
          assign aux_channel_n[5] = 1'b0;

          assign aux_channel_p[6] = 1'b0;
          assign aux_channel_n[6] = 1'b0;

          assign aux_channel_p[7] = 1'b0;
          assign aux_channel_n[7] = 1'b0;

          assign aux_channel_p[8] = 1'b0;
          assign aux_channel_n[8] = 1'b0;

          assign aux_channel_p[9] = vauxp9;
          assign aux_channel_n[9] = vauxn9;

          assign aux_channel_p[10] = vauxp10;
          assign aux_channel_n[10] = vauxn10;

          assign aux_channel_p[11] = 1'b0;
          assign aux_channel_n[11] = 1'b0;

          assign aux_channel_p[12] = 1'b0;
          assign aux_channel_n[12] = 1'b0;

          assign aux_channel_p[13] = 1'b0;
          assign aux_channel_n[13] = 1'b0;

          assign aux_channel_p[14] = 1'b0;
          assign aux_channel_n[14] = 1'b0;

          assign aux_channel_p[15] = 1'b0;
          assign aux_channel_n[15] = 1'b0;
XADC #(
        .INIT_40(16'h0000), // config reg 0
        .INIT_41(16'h21AF), // config reg 1
        .INIT_42(16'h0400), // config reg 2
        .INIT_48(16'h0000), // Sequencer channel selection
        .INIT_49(16'h0606), // Sequencer channel selection
        .INIT_4A(16'h0000), // Sequencer Average selection
        .INIT_4B(16'h0000), // Sequencer Average selection
        .INIT_4C(16'h0000), // Sequencer Bipolar selection
        .INIT_4D(16'h0000), // Sequencer Bipolar selection
        .INIT_4E(16'h0000), // Sequencer Acq time selection
        .INIT_4F(16'h0000), // Sequencer Acq time selection
        .INIT_50(16'hB5ED), // Temp alarm trigger
        .INIT_51(16'h57E4), // Vccint upper alarm limit
        .INIT_52(16'hA147), // Vccaux upper alarm limit
        .INIT_53(16'hCA33),  // Temp alarm OT upper
        .INIT_54(16'hA93A), // Temp alarm reset
        .INIT_55(16'h52C6), // Vccint lower alarm limit
        .INIT_56(16'h9555), // Vccaux lower alarm limit
        .INIT_57(16'hAE4E),  // Temp alarm OT reset
        .INIT_58(16'h5999), // VCCBRAM upper alarm limit
        .INIT_5C(16'h5111),  //  VCCBRAM lower alarm limit
        .SIM_DEVICE("7SERIES"),
        .SIM_MONITOR_FILE("design.txt")
)

inst (
        .CONVST(GND_BIT),
        .CONVSTCLK(GND_BIT),
        .DADDR(GND_BUS7[6:0]),
        .DCLK(dclk_in),
        .DEN(GND_BIT),
        .DI(GND_BUS16[15:0]),
        .DWE(GND_BIT),
        .RESET(GND_BIT),
        .VAUXN(aux_channel_n[15:0]),
        .VAUXP(aux_channel_p[15:0]),
        .ALM(alm_int),
        .BUSY(busy_out),
        .CHANNEL(channel_out[4:0]),
        .DO(),
        .DRDY(),
        .EOC(eoc_out),
        .EOS(eos_out),
        .JTAGBUSY(),
        .JTAGLOCKED(),
        .JTAGMODIFIED(),
        .OT(),
        .MUXADDR(),
        .VP(vp_in),
        .VN(vn_in)
          );

endmodule

Dann gibt es da noch meine Interpretation, welche noch nicht korrekt 
ist:

component xadc_wiz_0 is
--generic(
---- INIT_40 - INIT_42: XADC configuration registers
--INIT_40 : std_logic_vector(15 downto 0);
--INIT_41 : std_logic_vector(15 downto 0);
--INIT_42 : std_logic_vector(15 downto 0);
---- INIT_48 - INIT_4F: Sequence Registers
--INIT_48 : std_logic_vector(15 downto 0);
--INIT_49 : std_logic_vector(15 downto 0);
--INIT_4A : std_logic_vector(15 downto 0);
--INIT_4B : std_logic_vector(15 downto 0);
--INIT_4C : std_logic_vector(15 downto 0);
--INIT_4D : std_logic_vector(15 downto 0);
--INIT_4F : std_logic_vector(15 downto 0);
--INIT_4E : std_logic_vector(15 downto 0); --Sequenceregister 6 
----INIT_50 - INIT_58, INIT5C: Alarm Limit Registers
--INIT_50 : std_logic_vector(15 downto 0);
--INIT_51 : std_logic_vector(15 downto 0);
--INIT_52 : std_logic_vector(15 downto 0);
--INIT_53 : std_logic_vector(15 downto 0);
--INIT_54 : std_logic_vector(15 downto 0);
--INIT_55 : std_logic_vector(15 downto 0);
--INIT_56 : std_logic_vector(15 downto 0);
--INIT_57 : std_logic_vector(15 downto 0);
--INIT_58 : std_logic_vector(15 downto 0);
--INIT_5C : std_logic_vector(15 downto 0);
---- Simulation attributes :Set for proper simulation behavior 
--SIM_DEVICE : string; --Select target device(values)
--SIM_MONITOR_FILE : string);--Analog simulation data file name
port(
        CONVST : std_logic;              --IN --Control --Only for event-Mode
        CONVSTCLK : std_logic;           --IN --Control --Only for event-Mode
        DADDR : std_logic_vector(5 downto 0);--IN --DRP Addresse
        DCLK : std_logic;             --IN --DRP
        DEN : std_logic;            --IN --DRP data Enable
        DI : std_logic_vector(15 downto 0);              --IN --DRP Data-Input
        DWE : std_logic;                 --IN --DRP Data-Write Enable
        RESET : std_logic;               --IN --Control
        VAUXN : std_logic_vector(15 downto 0);-- IN --Analog in
        VAUXP : std_logic_vector(15 downto 0);-- IN --Analog in
        ALM : std_logic;                --OUT -Anarm
        BUSY : std_logic;           --OUT -Conversion Running
        CHANNEL : std_logic_vector(3 downto 0);    --OUT --Register welches grade fertig ist
        DO : std_logic_vector(15 downto 0);            --OUT --XADC-result
        DRDY : std_logic;       --OUT --XADC-DATA-VLD
        EOC : std_logic;            --OUT --Messung fertig
        EOS : std_logic;            --OUT --Alle kannäle fertig gewandelt
        JTAGBUSY : std_logic;           --OUT --JTAG DRP in Progress
        JTAGLOCKED : std_logic;         --OUT --DRP is ready for access
        JTAGMODIFIED : std_logic;       --OUT --JTAG Write has occured
        OT : std_logic;                   --OUT --Over-Temperature Alarm
        MUXADDR : std_logic_vector(4 downto 0);              --OUT --Address for external MUX
        VP : std_logic;              --IN --Dedicated Analog-In
        VN : std_logic               --IN --Dedicated Analog-In
);
end component;

XADC_inst : xadc_wiz_0
--generic map (
---- INIT_40 - INIT_42: XADC configuration registers
--INIT_40=>X"0000",
--INIT_41=>X"21AF",
--INIT_42=>X"0400",
---- INIT_48 - INIT_4F: Sequence Registers
--INIT_48=>X"0000",
--INIT_49=>X"0606",
--INIT_4A=>X"0000",
--INIT_4B=>X"0000",
--INIT_4C=>X"0000",
--INIT_4D=>X"0000",
--INIT_4F=>X"0000",
--INIT_4E=>X"0000", --Sequenceregister 6 
----INIT_50 - INIT_58, INIT5C: Alarm Limit Registers
--INIT_50=>X"B5ED",
--INIT_51=>X"57E4",
--INIT_52=>X"A147",
--INIT_53=>X"CA33",
--INIT_54=>X"A93A",
--INIT_55=>X"52C6",
--INIT_56=>X"9555",
--INIT_57=>X"AE4E",
--INIT_58=>X"5999",
--INIT_5C=>X"5111",
---- Simulation attributes :Set for proper simulation behavior 
--SIM_DEVICE => "7SERIES", --Select target device(values)
--SIM_MONITOR_FILE=>"design.txt"--Analog simulation data file name
--)
port map(
        CONVST=>'0',              --IN --Control --Only for event-Mode
        CONVSTCLK=>'0',           --IN --Control --Only for event-Mode
        DADDR=>xadc_daddr,--IN --DRP Addresse
        DCLK=>clk100,             --IN --DRP
        DEN=>xadc_eoc,            --IN --DRP data Enable
        DI=>x"0000",              --IN --DRP Data-Input
        DWE=>'0',                 --IN --DRP Data-Write Enable
        RESET=>'0',               --IN --Control
        VAUXN=>xadc_in_n,-- IN --Analog in
        VAUXP=>xadc_in_p,-- IN --Analog in
        ALM=>'0',--open,                --OUT -Anarm
        BUSY=>xadc_bsy,           --OUT -Conversion Running
        CHANNEL=>xadc_channel,    --OUT --Register welches grade fertig ist
        DO=>xadc_data,            --OUT --XADC-result
        DRDY=>xadc_data_en,       --OUT --XADC-DATA-VLD
        EOC=>xadc_eoc,            --OUT --Messung fertig
        EOS=>xadc_eos,            --OUT --Alle kannäle fertig gewandelt
        JTAGBUSY=>'0',--open,           --OUT --JTAG DRP in Progress
        JTAGLOCKED=>'0',--open,         --OUT --DRP is ready for access
        JTAGMODIFIED=>'0',--open,       --OUT --JTAG Write has occured
        OT=>'0',--open,                   --OUT --Over-Temperature Alarm
        MUXADDR=>"00000",--open,              --OUT --Address for external MUX
        VP=>xadc_vp,              --IN --Dedicated Analog-In
        VN=>xadc_vn               --IN --Dedicated Analog-In
);

[Duke Scarring (Gast)]

Matthias schrieb:
> Weiße jemand vielleicht wo man sowas nachlesen kann, wie eben ein
> solcher generierter Verilog Code in VHDL genutzt werden kann?
Für das Verilog-Modul schreibt man eine passende VHDL-Component 
Beschreibung.
Welche Datentypen dort zulässig sind, steht im Synthesis-Guide.

Wenn Du generell Probleme mit der Arbeitsweise des XADC hast, dann 
solltest Du Dir den UG480 anschauen:
https://www.xilinx.com/support/documentation/user_guides/ug480_7Series_XADC.pdf

Duke

P.S.: Große VHDL-Dateien besser als Anhang einstellen, das schont mein 
Scrollrad an der Maus...

[Christian R. (supachris)]

Wieso nutzt du denn nicht gleich die generierten *.vho Files? Da ist 
doch ein Instanziierungs Beispiel drin.

Matthias schrieb:
> Was ich nicht verstehe ist die Datenschnittstelle.
> --> Wie sollen denn nun die Daten heraus kommen?

Wenn du mit dem CoreGen den XADC so parametriert hast dass er im 
Sequencing Mode arbeitet, dann kannst du die Daten einfach so raus 
holen:

--after each channel sampling is finished, read the result via DRP interface
  DADDR_IN <= "00" & CHANNEL_OUT;
  DEN_IN <= EOC_OUT;

Immer wenn dann DRDY_OUT = 1 ist, kannst du an DO_OUT ein Ergebnis 
auslesen. Aus welchem Register da kommt, sagt dir CHANNEL_OUT, somit 
kannst du das den Eingängen zuordnen.

Was mich wundert, wieso hast du so viele Parameter und Signale bei dir? 
Benutzt du den "nackten" XADC ohne Core? Kann man machen, aber ist halt 
ungleich aufwendiger, als sich den Wrapper generieren zu lassen...

[Matthias (Gast)]

Christian R. schrieb:
> Wieso nutzt du denn nicht gleich die generierten *.vho Files? Da ist
> doch ein Instanziierungs Beispiel drin.

SUPER! Genau nach sowas habe ich gesucht, wusste aber bisher nicht dass 
es das gibt!

Hie gibts nun noch ein Problem mit der Datenausgabe:

COMPONENT xadc_wiz_0
  PORT (
    dclk_in : IN STD_LOGIC;
    vp_in : IN STD_LOGIC;
    vn_in : IN STD_LOGIC;
    vauxp1 : IN STD_LOGIC;
    vauxn1 : IN STD_LOGIC;
    vauxp2 : IN STD_LOGIC;
    vauxn2 : IN STD_LOGIC;
    vauxp9 : IN STD_LOGIC;
    vauxn9 : IN STD_LOGIC;
    vauxp10 : IN STD_LOGIC;
    vauxn10 : IN STD_LOGIC;
    channel_out : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);
    eoc_out : OUT STD_LOGIC;
    alarm_out : OUT STD_LOGIC;
    eos_out : OUT STD_LOGIC;
    busy_out : OUT STD_LOGIC
  );
END COMPONENT;

your_instance_name : xadc_wiz_0
  PORT MAP (
    dclk_in => dclk_in,
    vp_in => vp_in,
    vn_in => vn_in,
    vauxp1 => vauxp1,
    vauxn1 => vauxn1,
    vauxp2 => vauxp2,
    vauxn2 => vauxn2,
    vauxp9 => vauxp9,
    vauxn9 => vauxn9,
    vauxp10 => vauxp10,
    vauxn10 => vauxn10,
    channel_out => channel_out,
    eoc_out => eoc_out,
    alarm_out => alarm_out,
    eos_out => eos_out,
    busy_out => busy_out
  );

Also an sich sehr schön, aber mit fehlt hier die Datenausgabe.
Damit kann ich mir nun am LA anschauen, dass er neue Daten hat, dass die 
Sequenz fertig ist, das gerade eine Wandlung läuft und auch welcher 
Kanal grage gewandelt wird.

Was ist denn nötig um eine Datenschnittstelle zu bekommen?

Christian R. schrieb:
> Matthias schrieb:
>> Was ich nicht verstehe ist die Datenschnittstelle.
>> --> Wie sollen denn nun die Daten heraus kommen?
>
> Wenn du mit dem CoreGen den XADC so parametriert hast dass er im
> Sequencing Mode arbeitet, dann kannst du die Daten einfach so raus
> holen:
> --after each channel sampling is finished, read the result via DRP
> interface
>   DADDR_IN <= "00" & CHANNEL_OUT;
>   DEN_IN <= EOC_OUT;
>
> Immer wenn dann DRDY_OUT = 1 ist, kannst du an DO_OUT ein Ergebnis
> auslesen. Aus welchem Register da kommt, sagt dir CHANNEL_OUT, somit
> kannst du das den Eingängen zuordnen.
>
> Was mich wundert, wieso hast du so viele Parameter und Signale bei dir?
> Benutzt du den "nackten" XADC ohne Core? Kann man machen, aber ist halt
> ungleich aufwendiger, als sich den Wrapper generieren zu lassen...

Das habe ich auch schon so vor gehabt / Kommt in einem anderen Thread 
vor.
Problem ist aber dass ich es mit der oben geposteten 
Component-Deklaration nicht schaffe ein Image zu bauen, wegen einer 
Meldung:
[Synth 8-485] no port 'DCLK' on instance
für sämtliche Ports.

Duke Scarring schrieb:
> Wenn Du generell Probleme mit der Arbeitsweise des XADC hast, dann
> solltest Du Dir den UG480 anschauen:
> https://www.xilinx.com/support/documentation/user_guides/ug480_7Series_XADC.pdf
>
> Duke
>
> P.S.: Große VHDL-Dateien besser als Anhang einstellen, das schont mein
> Scrollrad an der Maus...

Generelle Probleme mit der Nutzung/Arbeitsweise sehe ich nicht, es ist 
eben nur fraglich wie ich zu einem Image mit (vollständigem) XADC kommen 
kann.

Wenn nun schon ein Image mit laufendem XADC da ist, wäre es nun echt 
super wenn jemand noch wüsste wie man die Daten raus holen kann?

[Christian R. (supachris)]

Also bei mir kommen die Daten mit dem oben geposteten Code raus. Dazu 
muss natürlich der Sequenzer aktiv sein und der DCLK am DRP laufen. Bist 
du sicher dass da ein CLK aktiv ist? Die Meldung ist ja recht eindeutig.
Nach den genauen Einstellungen im CoreGen kann ich dann nochmal gucken. 
Deine Instanz sieht aber so aus als hättest du DRP gar nicht aktiviert 
im Core? Da fehlt daddr, drdy, dout usw...

[Christian R. (supachris)]

So in etwa müsste das aussehen, damit die Daten auch irgendwie nach 
außen gelangen braucht man natürlich AXI oder DRP.

[Matthias (Gast)]

Christian R. schrieb:
> Also bei mir kommen die Daten mit dem oben geposteten Code raus. Dazu
> muss natürlich der Sequenzer aktiv sein und der DCLK am DRP laufen. Bist
> du sicher dass da ein CLK aktiv ist? Die Meldung ist ja recht eindeutig.
> Nach den genauen Einstellungen im CoreGen kann ich dann nochmal gucken.
> Deine Instanz sieht aber so aus als hättest du DRP gar nicht aktiviert
> im Core? Da fehlt daddr, drdy, dout usw...

Da hast du recht, ich hatte bei Interface-Options None ausgewählt.
Mit der Einstellung DRP hat der XADC auf einmal ein Interface, das nun 
auch schon läuft :)

Er ist wie oben beschrieben angeschlossen und die Daten kommen raus :)

Christian R. schrieb:
> So in etwa müsste das aussehen, damit die Daten auch irgendwie nach
> außen gelangen braucht man natürlich AXI oder DRP.

Genau so sieht's nun auch aus...

Nun macht es auch Sinn dass ich mit meinem ersten Versuch oben die 
Meldung bekamm dass es diverse Ports nicht gibt. Wobai das vermutlich 
nicht das einzige Problem war.

Der wichtigste Hinweis ist nun zu wissen dass es *.vho files gibt!

Aber eine Frage bleibt dann doch:
Warum kann man "Kein" Interface auswählen?
Macht es sinn den XADC ohne Datenausgabe zu betreiben?

Vielen Dank für eure Antworten,
Viele Grüße,
Matthias

[Rudolph (Gast)]

Matthias schrieb:
> Warum kann man "Kein" Interface auswählen?
> Macht es sinn den XADC ohne Datenausgabe zu betreiben?

Wenn Dich nur die Alarm-Bits interessieren, dann schon, z.B. für einen 
simplen Übertemperaturalarm. Eine andere Anwendung wäre, wenn den XADC 
inklusive der VAUX-Pins nur per JTAG benutzen möchte.