Xilinx MIG für Atrix7/DDR3-RAM gibt keinen CLK aus.

Hallo zusammen,

Ich habe schon etwas gesucht konnte aber keinen Beitrag finden der mein 
Problem beschreibt.

Dieses besteht darin dass der MIG nicht läuft, sondern die 
volgendenzustände dauerhaft annimmt welche ich an den Pins sehen kann:

    pb0 <= ui_clk;            --> 0
    pb1 <= ui_clk_sync_rst;   --> 1
    pb2 <= app_rdy;           --> 0
    pb3 <= app_wdf_rdy;       --> 0
    pb4 <= clk100;            --> 100MHz
    pb5 <= clk166;            --> 166MHz
    pb6 <= clk200;            --> 200MHz
    pb7 <= rst;               --> 0
    pd(0) <= init_calib_complete; --> 0
    pd(1) <= locked;              --> 1

Also wird er niemals mit der Kalibierung fertig, gibt niemals einen Takt 
aus oder setzt seinen Reset zurück. Logischerwiese kommen die rdy 
signale dann auch nicht.

Wenn ich es richtig gelesen habe, sollte diese Beschaltung der 
Clk-Eingänge jedoch korrekt sein:

1

       sys_clk_i                      => clk166,

2

       clk_ref_i                      => clk200,  --muss immer 200MHz sein

3

       sys_rst                         => rst

Die CLK's sind da und im Reset ist er auch nicht

Board ist ein Arty A7.

Wäre super wenn jemand eine Idee hat, warum er überhaupt nichts tut.
Grüße, Matthias