sysclk aus PLL und dessen locked Signal

[Martin K. (martinko)]

Hallo zusammen,

Was macht man eigentlich am geschicktesten mit einem PLL-Locked Signal 
wenn diese PLL den sysclock erzeugt?

Am FPGA liegt ein asynchroner Reset an und ein clock signal von einem 
Oszillator. Das Clock Signal geht direkt auf eine PLL welche den 
Systemtakt erzeugt. Diese PLL liefert auch ein Locked Signal. Macht es 
Sinn dieses Locked zusammen mit dem externen Reset als sys_reset zu 
verwenden oder ist das doppelt gemoppelt weil die PLL sowieso nur einen 
Takt ausgibt wenn sie locked ist?

Wenn ich mehrere PLLs in einem Design habe kann ich mir das betrachten 
des locked Signals als sinnvoll vorstellen, aber bei der sysclk PLL?

Danke Martin

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Martin K. schrieb:
> weil die PLL sowieso nur einen Takt ausgibt wenn sie locked ist?
Ist das so? Das müsste im Manual des unbekannten FPGAs stehen. Aber i.A. 
ist es so, dass am Ausgang eines Clockmanagers durchaus auch Müll 
herauskommen kann und so lange das "Locked" Signal "unbrauchbar" 
anzeigt.

[Martin K. (martinko)]

Lothar M. schrieb:
> Martin K. schrieb:
>> weil die PLL sowieso nur einen Takt ausgibt wenn sie locked ist?
> Ist das so? Das müsste im Manual des unbekannten FPGAs stehen. Aber i.A.
> ist es so, dass am Ausgang eines Clockmanagers durchaus auch Müll
> herauskommen kann und so lange das "Locked" Signal "unbrauchbar"
> anzeigt.

Hallo Lothar,

Lattice ECP3.

Ist dem wirklich so das der FPGA bei start auch auf dem "Müll" taktet?
OK, ich kann mir vorstellen, das wenn der Takt in irgendeinem 
"brauchbaren" Bereich liegt, der FPGA bereits loslegt. Dann ist das PLL 
locked Signal auch sinnvoll zu verwenden.
Also Reset und alle PLL locked Signale als asynchrone Reset Signale 
betrachten und Eintakten und den internen Reset erst dann synchron 
freigeben wenn alles clean ist, richtig?

Gruß Martin

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Martin K. schrieb:
> Lattice ECP3.
Du hast dir sicher den "LatticeECP3 sysCLOCK PLL/DLL Design and Usage 
Guide" genau angeschaut.

> OK, ich kann mir vorstellen, das wenn der Takt in irgendeinem
> "brauchbaren" Bereich liegt, der FPGA bereits loslegt.
Das FPGA taktet auch dann, wenn der Takt ausserhalb jeglichem 
brauchbarem Bereich liegt. Es taktet dann auf irgengwelchen Spikes und 
Glitches halt irgendwelchen Müll zusammen.

[Martin K. (martinko)]

Herzlichen Dank für den Hinweis auf das Datenblatt, das habe ich 
tatsächlich übersehen.

Gruß Martin

[Duke Scarring (Gast)]

Martin K. schrieb:
> weil die PLL sowieso nur einen
> Takt ausgibt wenn sie locked ist?
Nein, die gibt höchstwahrscheinlich auch was aus, wenn locked noch nicht 
aktiv ist.
Der VCO hat einen bestimmten Arbeitsbereich, der kann nicht einfach '0' 
ausgeben (solange er versorgt wird...).

Martin K. schrieb:
> Ist dem wirklich so das der FPGA bei start auch auf dem "Müll" taktet?
Ja. BTDT:
Beitrag "Spartan 6, dem DCM-Ausgang auf die Finger geschaut"

Duke