Forum: Platinen Induktivität von Leiterstrukturen bestimmen.


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von Bernd K. (bkohl)


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Hallo Leute,
um die Simulation des Eingangsfilters meiner 50V/50A Vollbrücke in 
SMD-Technik zu verbessern möchte ich die Impedanz einzelner 
Leiterstrukturen bestimmen.
Ist es richtig, dass dies die Domäne der Platzhirsche wie Altium ist?
Oder kann ich z.B. bei Kicad zwei Punkte anklicken und er rechnet die 
Induktivität dazwischen aus. Ich nutze z.Z. Eagle 6.3 und LTspice.
Mir würde bereits ein Tool reichen, wo ich die Induktivität einer 
Freiformfläche bestimmen könnte

Vielen Dank für Tips,   Bernd

: Verschoben durch Moderator
von Falk B. (falk)


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Bernd K. schrieb:
> Hallo Leute,
> um die Simulation des Eingangsfilters meiner 50V/50A Vollbrücke in
> SMD-Technik zu verbessern möchte ich die Impedanz einzelner
> Leiterstrukturen bestimmen.

Und wozu soll dann dein LTspice Modell gut sein?
Außerdem, schon mal was von Suffixen gehört?
0.000002 schreibt kein Mensch, eher 2u.

https://www.analog.com/media/en/simulation-models/spice-models/ltspicegettingstartedguide.pdf?modelType=spice-models

Seite 23

> Ist es richtig, dass dies die Domäne der Platzhirsche wie Altium ist?

Glaub ich nicht so recht, auch wenn Altium vieles (zu vieles?) kann.

> Oder kann ich z.B. bei Kicad zwei Punkte anklicken und er rechnet die
> Induktivität dazwischen aus. Ich nutze z.Z. Eagle 6.3 und LTspice.

> Mir würde bereits ein Tool reichen, wo ich die Induktivität einer
> Freiformfläche
> bestimmen könnte.

Das kann man vielleicht so machen, aber ich bezweifle, daß das ein 
sinnvoller Weg ist. Zeig lieber mal dein Layout, dann kann man Hinweise 
zur Verbesserung geben.

von Bernd K. (bkohl)


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Hallo Falk,
mittels der Simulation möchte ich herausfinden, ob Schaltung bei die 
62kHz/50A auch ohne externen 10mF-Elko arbeitet, ohne TVS-Dioden und 
Mosfets zu überhitzen.
Man erkennt die 4 Mosfets. Oben im Bild ist 50V unten 0V. Auf der 
"Rückseite" sind Wago-Klemmen und Kupfer zur Verstärkung der Strompfade. 
(75µm-Kupfer)
In der Mitte erkennt man oberhalb des Loches den 1µF Kondensator C2 
(LT-Spice).
Die 25µF Kondensatorbank C1 wird oben über eine 100µ Kupferfolie an 0V 
angeschlossen. Sie überspannt die Platine wie ein 3. Layer.
(die genannten MLCC-Kapazitäten werden bei 60V erreicht)

Mich interessiert die Induktivität der Anschlussleitung von C1 jeweils 
zu den LowSide-Source- und Highside-Drain-Anschlüssen. Unter Umständen 
muss ich mit R2 dämpfend eingreifen. (Snubber)
Ansonsten gilt natürlich - Versuch macht kluch.

: Bearbeitet durch User
von Falk B. (falk)


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Bernd K. schrieb:
> Hallo Falk,
> mittels der Simulation möchte ich herausfinden, ob Schaltung bei die
> 62kHz/50A

Hoppla! Bei welcher Spannung?

> auch ohne externen 10mF-Elko arbeitet, ohne TVS-Dioden und
> Mosfets zu überhitzen.

Da fehlt noch der Schaltplan.

> Man erkennt die 4 Mosfets. Oben im Bild ist 50V unten 0V. Auf der
> "Rückseite" sind Wago-Klemmen und Kupfer zur Verstärkung der Strompfade.
> (75µm-Kupfer)
> In der Mitte erkennt man oberhalb des Loches den 1µF Kondensator C2
> (LT-Spice).

Zeig mal lieber den Eagle-Schaltplan.

> Die 25µF Kondensatorbank C1 wird oben über eine 100µ Kupferfolie an 0V
> angeschlossen. Sie überspannt die Platine wie ein 3. Layer.
> (die genannten MLCC-Kapazitäten werden bei 60V erreicht)

> Mich interessiert die Induktivität der Anschlussleitung von C1 jeweils
> zu den LowSide-Source- und Highside-Drain-Anschlüssen.

Ohne Bild wird das eher schwierig zu bewerten sein. Siehe 
Netiquette.

"Daran denken, dass die Leute im Forum nicht neben einem sitzen und 
alles so vor sich sehen wie der Fragesteller"

> Unter Umständen
> muss ich mit R2 dämpfend eingreifen. (Snubber)
> Ansonsten gilt natürlich - Versuch macht kluch.

Ja, aber vorher sollte man schon mal ein wenig drüber nachdenken.

von Bernd K. (bkohl)


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Hier ist der Schaltplan. Das Modul funktioniert - ich will es nur im 
oben genannten Sinne verbessern.
Wenn Berechnungen von freigewählten Geometrien zu schwierig sind, könnte 
man ja einfach die Platine ausmessen.
Welche preiswerten Meßgeräte funktionieren im nH-Bereich noch 
ordentlich? (meine zeigen nur Null an)

: Bearbeitet durch User
von M.A. S. (mse2)


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Bernd K. schrieb:
> Ist es richtig, dass dies die Domäne der Platzhirsche wie Altium ist?
Altium 21.5.1 kann sowas nicht.

von Falk B. (falk)


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Bernd K. schrieb:
> Hier ist der Schaltplan. Das Modul funktioniert

Ohje, das ist doch wieder der komische Treiber für die Halbbrücke. Es 
sit ein Wunder, daß der funktioniert und dir deine MOSFETs noch nicht 
abgeraucht sind.

> - ich will es nur im
> oben genannten Sinne verbessern.

> Wenn Berechnungen von freigewählten Geometrien zu schwierig sind, könnte
> man ja einfach die Platine ausmessen.

"einfach":

> Welche preiswerten Meßgeräte funktionieren im nH-Bereich noch
> ordentlich? (meine zeigen nur Null an)

Du hast da Problem erkannt. Aber was bringt dir der Meßwert? Am Ende 
geht es darum, die Verbindung so kurz und flächig wie möglich zu machen. 
Die Profis nehmen ausreichend viele Lagen in der Platine mit ausreichend 
Kupferstärke. Du lötest eine extra Kupferlage an. Naja, Multilayer für 
Arme. Viel mehr kann man da kaum machen. Lass es so und sein glücklich. 
Die Unterschiede kannst du sowieso nur schwer messen, zumal dir dazu 
vermutlich die Meßmittel sowie die Erfahrung fehlt.

https://chemandy.com/calculators/flat-wire-inductor-calculator.htm
https://k7mem.com/Ind_Wires_Strip.html

Hiermit kann man die Induktivität grob abschätzen.

von Gerhard O. (gerhard_)


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Eigentlich bin ich der Ansicht, daß man die Flächen der stromführenden 
Polygone nach Möglichkeit maximieren sollte, die höchste erhältliche 
Kupferdicke wählen. Obwohl nicht gezeigt, setze ich eine durchgehende 
Kupferfläche auf der entgegengesetzten Seite voraus. Für die 
Kontaktierung der Masseanschlüsse oben verwende so viel wie möglich 
kleinere Vias, weil Parallelschaltung von Induktivitäten, jene teilt. 
Jedes Via hat eine gewisse Induktivität. Je mehr Vias, desto weniger 
Verbindungs-Induktivität.

Nun bin ich zwar der Meinung, daß die gegebenen stromführenden Flächen 
schon eine adäquat niedrige Leitungsimpedanz haben. Vielmehr solltest Du 
auch die Induktivitäten und parasitischen Eigenschaften Deiner 
Komponenten kennen und berücksichtigen und in Ersatzschaltung 
modellieren. Sei gewarnt, daß der gedankenlose Einsatz von KerCos mit 
niedrigem ESR die Probleme verstärken kann, weil niedrige ESR mit den 
unvermeidlichen Induktivitäten Resonanzgebilde auf "unbequemen" 
Frequenzen bilden können. Auch bei einigen nH ergeben viele uF 
Frequenzen in ungewünschten Regionen. Da sollte man bei 
Parallel-Schaltung auch Cs mit höheren ESR vorsehen, um künstlich 
dämpfenden Einfluß zu haben. Wenn Dir ein schneller Oszi zur Verfügung 
steht und Du verstehst wie man die Tastköpfe richtig und deren 
Masseveebindung anschließt, dann kannst Du ja sehen ob es 
Resonanzprobleme gibt. Gedämpfte Schwingungen bei den Schaltflanken 
deuten auf zu niedriges Gesamt ESR hin und Du mußt nötigenfalls 
nachhelfen.

: Bearbeitet durch User
von Falk B. (falk)


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Gerhard O. schrieb:
> Eigentlich bin ich der Ansicht, daß man die Flächen der stromführenden
> Polygone nach Möglichkeit maximieren sollte, die höchste erhältliche
> Kupferdicke wählen.

Prinzipiell richtig, sagt aber wenig über die HF-Eigenschaften eines 
Polygons aus.

> Obwohl nicht gezeigt, setze ich eine durchgehende
> Kupferfläche auf der entgegengesetzten Seite voraus. Für die
> Kontaktierung der Masseanschlüsse oben verwende so viel wie möglich
> kleinere Vias, weil Parallelschaltung von Induktivitäten, jene teilt.
> Jedes Via hat eine gewisse Induktivität. Je mehr Vias, desto weniger
> Verbindungs-Induktivität.

Auch prinzipiell richtig, aber auch hier fehlt immer wieder die 
quantitative Bewertung! Nicht jede Schaltung muss um jedes Nanohenry 
kämpfen. Ich sehe viel zu oft irgendwelche Platinen, die mit VIAs 
durchsiebt sind. Bei den meisten bezweifle ich die Notwendigkeit oder 
gar den nachweisbaren Vorteil dieser Unmengen an VIAs. Und aus solchen 
Verallgemeinerungen wird dann mal ganz schnell ein unsinniger Kult.

Wieviel Nanohenry hat denn ein VIA ungefähr bei dir? Wieviel nH sind 
kritisch?

von Gerhard O. (gerhard_)


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Falk B. schrieb:
> Gerhard O. schrieb:
>> Eigentlich bin ich der Ansicht, daß man die Flächen der stromführenden
>> Polygone nach Möglichkeit maximieren sollte, die höchste erhältliche
>> Kupferdicke wählen.
>
> Prinzipiell richtig, sagt aber wenig über die HF-Eigenschaften eines
> Polygons aus.
>
>> Obwohl nicht gezeigt, setze ich eine durchgehende
>> Kupferfläche auf der entgegengesetzten Seite voraus. Für die
>> Kontaktierung der Masseanschlüsse oben verwende so viel wie möglich
>> kleinere Vias, weil Parallelschaltung von Induktivitäten, jene teilt.
>> Jedes Via hat eine gewisse Induktivität. Je mehr Vias, desto weniger
>> Verbindungs-Induktivität.
>
> Auch prinzipiell richtig, aber auch hier fehlt immer wieder die
> quantitative Bewertung! Nicht jede Schaltung muss um jedes Nanohenry
> kämpfen. Ich sehe viel zu oft irgendwelche Platinen, die mit VIAs
> durchsiebt sind. Bei den meisten bezweifle ich die Notwendigkeit oder
> gar den nachweisbaren Vorteil dieser Unmengen an VIAs. Und aus solchen
> Verallgemeinerungen wird dann mal ganz schnell ein unsinniger Kult.
>
> Wieviel Nanohenry hat denn ein VIA ungefähr bei dir? Wieviel nH sind
> kritisch?

Hi,

Das weiß ich momentan auch nicht. Ist aber wesentlich unter 1nH und ist 
von Via Barrel Oberfläche und Dicke der LP abhängig. Bei Parallel 
-Schaltung ist es bei den zu erwartenden Frequenzen ziemlich 
vernachlässigbar. Das ist erst bei Mikrowellenfrequenzen von größerer 
Bedeutung. Bei Mikrowellen ist es wegen des Hauteffekts kritisch, daß 
die Vias nicht mit Lot gefüllt sind.

Eine Modellierung der VerdrahtungsInduktivitöten ist hier ein overkill 
und auch schlecht erfassbar. Viel mehr Augenmerk muß auf die gewählten 
Cs gelenkt werden. Die großflächigen Polygonverbindungen und 
zahlreichere Vias sorgen automatisch für bestmögliche Performanz. Es 
sind die Komponenten selber, die da meßbar zu Problemen beitragen 
werden. Wie gesagt, schaffen hier oszilloskopische Untersuchungen mehr 
Einsicht. Falls beim schnellen Schalten gedämpfte Schwingungen erkennbar 
sind, deutet das auf ein zu hohes Q der Cs hin und kann hier behutsam 
Änderungen erzwingen. Ich bin der Ansicht, daß Messuntersuchungen hier 
mehr bringen als ambitionierte Simulation und CAD Analysis.

Ich mache mir viel mehr Sorge mit den KerCos und deren optimale 
Bemessung. Darum geht es m. M. N. hier mehr. Das Ziel hier, muß 
möglichst schlechtes Q zu erzielen um unerwünschtes Anstossen von 
Schwingungen zu unterbinden.

Jedenfalls wäre das meine Design Strategie.

: Bearbeitet durch User
von Falk B. (falk)


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Gerhard O. schrieb:
> Jedenfalls wäre das meine Design Strategie.

Ja, das kann ich praktisch zu 100% unterschreiben ;-)

von Diode E. (c2h5oh)


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Tools um Induktivitäten aus geometrischen Strukturen zu berechnen gibt 
es, Stichwort FEM. Z.B. Comsol Multiphysics, Ansys Maxwell etc. Die 
meisten davon sind aber als Privatperson unbezahlbar. Ausserdem zählt 
bei diesen Tools mehr als bei vielen anderen dass man wirklich wissen 
muss was man tut und wie das Ergebnis zu verstehen ist. Das ist nichts 
was man in ein paar Wochen einfach so lernt. Ich habe unzählige bunte 
Bildchen in Papern gesehen die schlussendlich schön aussahen aber 
nutzlos waren weil der Ersteller die Resultate falsch interpretiert hat 
oder nicht gemerkt hat dass die Simulation unbrauchbare Resultate 
geliefert hat (z.B. aufgrund numerischer Probleme).

Bezeichnend in diesem Zusammenhang sind diese Aussagen über die ich auch 
sonst immer wieder stolpere:

Bernd K. schrieb:
> Mich interessiert die Induktivität der Anschlussleitung von C1 jeweils
> zu den LowSide-Source- und Highside-Drain-Anschlüssen.

Falk B. schrieb:
> Wieviel Nanohenry hat denn ein VIA ungefähr bei dir? Wieviel nH sind
> kritisch?


Die beiden Fragen implizieren einen Fehler den ich immer wieder höre, 
auch von sehr fähigen Ingenieuren, Technikern und Physikern. Das Problem 
ist, dass Induktivität nur für eine geschlossen Leiterschleifen 
definiert ist. Man kann keine Induktivität von einem Stück Leiterbahn 
definieren solange diese nicht eine geschlossene Schleife darstellt. 
Gerne zitierte Faustregeln wie "xx nH pro mm Leiterbahn" setzen immer 
voraus, dass die Schleife über eine unterbrechungsfreie Massefläche 
geschlossen wird. Für Vias ist dabei der Abstand zum anderen Via, das 
den Rückpfad darstellt, massgebend. Die Aussage "xx nH für ein einzelnes 
Via" ist sinnlos da nicht definiert.
Mathematisch liegt das an der Tatsache, dass man zur Definition der 
Induktivität einen Spannungsbegriff und daher ein geschlossenes 
Linienintegral benötigt. Man berechnet daher Kommutierungsinduktivitäten 
für die gesamte Kommutierungsschleife und nicht für einzelne 
Leiterbahnen.

Von Comsol gibts dazu auch ein pdf wo das mal angeschnitten wird da man 
wunderbar irgendwelche nicht existenten Induktivitätswerte berechnen 
lassen kann wenn man wenn man nicht weiss was man tut. Hab ich grad 
nicht zur Hand, es ging dabei um die Simulation eines einzelnen Stück 
Drahtes und dass das Ergebnis "überraschenderweise" von der Menge des 
umgebenden zwangsläufig mitsimulierten Raumvolumens abhängt.


Ausserdem stellt sich die Frage was du mit dem Ergebnis schlussendlich 
machen würdest. Das Schaltverhalten der Mosfets wird von einem ganzen 
Stapel an Parasitics bestimmt, die Induktivitäten sind nur einer davon. 
Es gibt wissenschaftliche Publikationen zu dem Thema, meist mit dem Ziel 
aus den simulierten Schaltvorgängen die Schaltverluste zu bestimmen. Das 
zu simulieren kannst du mehr oder weniger vergessen. Du wirst sicher 
irgendein Ergebnis kriegen, allerdings wirst du abhängig von deinen 
gewählten Parametern (viele davon unbekannt) fast jedes gewünschte 
Ergebnis simulieren können das du möchtest, ohne Chance auf 
Verifikation. Es hat einen Grund wieso das fast niemand macht.

Zum Layout selbst: ich würde das nicht ohne zweite Lage als Rückpfad 
machen wollen. Minimierung von Kommutierungsinduktivitäten macht man 
über koplanare Leiterflächen. Die Masseführung der Gatedrives is so auch 
eher ungünstig, die Leiterschleifen der Treiber zu den Gates sind je 
nach FET sehr gross. Ohne ordentlichen Zwischenkreiskondensator wirst du 
einiges an Ripplestrom auf der Zuleitung haben. Beachte zudem, dass bei 
MLCC je nach Keramikmaterial Impulsströme sehr kritisch sind. Wenn du 
den ganze Stromripple in die reinschiebst könnte das schiefgehen.

von Bernd K. (bkohl)


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Vielen Dank an alle für eure Beiträge aus Praxis und Forschung!

@Diode E: Danke für die Klarstellungen. Um Comsol mache ich lieber einen 
Bogen, das nutzen bei uns die Doktoranden. Man kann sicherlich 
Induktivitäten auch nicht einfach wie Bauelemente stückweise addieren, 
wenn deren Felder sich teilweise durchdringen (geknickten Leiterbahnen). 
Meinst Du 5A pro 1210-er MLCC sind auf Dauer zu viel? Maximale 
Rippleströme habe ich bei Simsurfing nicht gefunden: 
https://ds.murata.co.jp/simsurfing/mlcc.html?lcid=en-us&jis=false&partnumber=GRM31CC72A475KE11L&focuspartnumberonlist=true&md5=d4a869fdd431efb8f824ec48c8f39463

@Gerhard: diese Schwingungen bei hohem Q sieht man mit LTspice sehr 
schön, sobald es Parallelschaltungen von (leicht) verschiedenen MLCCs 
(Bild) gibt.
Deshalb nutze ich jetzt ausschliesslich das 10fach-MLCC-Cluster. Es 
wirkt wie  ein C. Andere Parallel-Cs wurden entfernt.

@Falk: Danke für die Kalkulatoren-Links und Hinweise. Messtechnisch 
konnte ich jetzt auch mit meinem LC200A die nH auf der Platine auf +-5nH 
abschätzen.

Praxistest:
Der erste 5min-Test bei 30A lief 20% kühler als mit 10mF Elkos (Bild), 
was auf weniger Spikes hindeutet. Die Kerkos sind deutlich hörbar.

von Michael B. (michael_b528) Flattr this


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Von Cadence gibt es als Freeware TXLine, das ist zwar in erster Linie 
gedacht für Signalleitungen, wäre aber evtl auch mal einen Blick wert 
für dich.
(Wurde mal in einer Vorlesung von einem Dozenten gezeigt, hab selbst 
noch nicht damit gearbeitet)

von Falk B. (falk)


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Diode E. schrieb:
> Das
> zu simulieren kannst du mehr oder weniger vergessen. Du wirst sicher
> irgendein Ergebnis kriegen, allerdings wirst du abhängig von deinen
> gewählten Parametern (viele davon unbekannt) fast jedes gewünschte
> Ergebnis simulieren können das du möchtest, ohne Chance auf
> Verifikation.

Klingt nach einem Klimamodell ;-)

> Beachte zudem, dass bei
> MLCC je nach Keramikmaterial Impulsströme sehr kritisch sind. Wenn du
> den ganze Stromripple in die reinschiebst könnte das schiefgehen.

Wird eine singende Endstufe!

von Bernd K. (bkohl)


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Kleines Update:
Alle Angaben zu max. Rippleströmen findet man in 
https://ds.murata.co.jp/simsurfing/mlcc.html unter "Temperatur Rise"

Diese Dinger vertragen zwar 5A rms Ripple aber kein hartes Aufladen an 
50V.
Von meinen 10 Stück endeten zwei im Kurzschluss.

@Falk: Ja die Brücke "singt" recht laut. Darf sie auch.

von Hans W. (Firma: Wilhelm.Consulting) (hans-)


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Bernd K. schrieb:
> @Falk: Ja die Brücke "singt" recht laut. Darf sie auch.

Genau... Dauernde machanische Verformung tut dem MLCC immer gut! Vor 
allem die Anschlüsse mögen das...

Hast du wenigstens Typen mit "weichem" Interface? Ansonsten ist das ein 
Brandbombe mit Zeit Zünder!

Btw: beim keramischen Kondensator ist dU/dt die problematischere größe, 
da das "Singen" vom Piezo Effekt kommt und bei Überschreitung der Limts 
das passiert:

Bernd K. schrieb:
> hartes Aufladen an 50V.
> Von meinen 10 Stück endeten zwei im Kurzschluss.

Wenn für Keramik das aushält, dann sind die Übergänge zu den Kappen die 
nächste Schwachstelle bei dauernder Ripple Spannung.

73

von Purzel H. (hacky)


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Eine Induktivitaet ist natuerlich schon ohne Rueckleiter definiert. 
Faustregeln gehen von 1nH pro 1mm weg aus. zB ein 0603 Gehauese hat 1nH.
Weshalb hat auch schon 1mm Leiter eine Induktivitaet ? Weil sie ein 
Magnetfeld aufbaut. Dieses Magnetfeld bedeutet im Aenderungsfall einen 
Spannungsabfall. Und aehnlich wie ein kapazitiver Belag wird die 
Wellenausbreitung verlangsamt. Dispersion.
Zwei parallele Leiterstuecke koppeln magnetisch. Das tun die auch schon 
ohne Rueckleiter.
Ein gutes Tool waere zB CST Microwave Studio, welches eine Leiterplatten 
Option hat. Damit hat Altium seine Modelle aufgebaut. Die sind 
allerdings mit vielen Nebenbedingungen behaftet. Allenfalls lohnt es 
sich mal mit CST ohne Nebenbedingungen zu rechnen. Es soll die 
Gerberdaten als 3D Gebilde, dh mit Leiterstack Informationen ansaugen 
koennen. Das ist sowieso angesagt, wenn man Stripline Antennen 
optimieren will/muss.

: Bearbeitet durch User
von Diode E. (c2h5oh)


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Ja, ich habe schon befürchtet dass so ein Kommentar kommen könnte. 
Induktivität ist vermutlich eines der am häufigsten missverstandenen 
Konzepte in der Elektrotechnik.

Purzel H. schrieb:
> Eine Induktivitaet ist natuerlich schon ohne Rueckleiter definiert.

Nun, wie schon oben geschrieben: nein. Comsol geht in diesem 
Simulationsbeispiel genau darauf ein weil immer wieder jemand ankommt 
und versucht sowas zu berechnen:

https://www.comsol.com/blogs/computing-the-inductance-of-a-wire

Purzel H. schrieb:
> Faustregeln gehen von 1nH pro 1mm weg aus. zB ein 0603 Gehauese hat 1nH.

Wie schon oben geschrieben: diese Faustregelen gelten nur wenn der 
Rückleiter definiert ist (in diesen Fällen: Massefläche unter dem 
Bauteil/Leiterbahn).

Purzel H. schrieb:
> Weshalb hat auch schon 1mm Leiter eine Induktivitaet ? Weil sie ein
> Magnetfeld aufbaut. Dieses Magnetfeld bedeutet im Aenderungsfall einen
> Spannungsabfall.

Um diesen Spannungsabfall zu bestimmen musst du aber das B und E Feld 
integrieren und benötigst dazu eine Integrationsfläche bzw. einen 
geschlossenen Integrationspfad (d.h. du musst wissen "wie viel Feld" 
dieses Stück Leiterbahn einfängt). Diese Fläche hat zwangsläufig einen 
Rand (Integrationspfad für das E-Feld) welche deine Leiterschleife 
definiert.

von Bernd K. (bkohl)


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Diode E. schrieb:
> Ja, ich habe schon befürchtet dass so ein Kommentar kommen könnte.
> Induktivität ist vermutlich eines der am häufigsten missverstandenen
> Konzepte in der Elektrotechnik.

Was die Praktiker hier sicherlich meinen, ist der Fall eines Rückleiters 
in unendlichem Abstand. Auch im Fall eines perfekt geschirmten Induktors 
dürfte dU/dt praktisch unabhängig vom Rückpfad sein. Ich nehme trotzdem 
an, dass Deine Aussage mathematisch korrekt ist. Beides trifft nur 
näherungsweise auf PCB-Situationen zu.  Können mit dieser Aussage alle 
leben?

von Diode E. (c2h5oh)


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Leider nein, denn dieser Grenzfall existiert bei Induktivitäten nicht da 
die entstehenden Ausdrücke alle divergieren. Es gibt schlicht keine 
Induktivitäten von Einzelleitern, es ergibt weder praktisch nicht 
theoretisch irgendeinen Sinn. Ganz im Gegensatz zu Kapazitäten, bei 
denen man den Grenzfall einer Kugelkapazität mit unendlich entfernter 
Umgebung definieren und praktisch anwenden kann.

Die Voraussetzung eines geschlossenen Pfades ist ein fundamental 
notwendiges Konzept für eine Induktivität, leider eines dass zu Beginn 
oft unituitiv ist. Und leider ist es oft auch praktisch relevant z.B. 
immer dann, wenn man parasitäre Induktivitäten messen oder in Layouts 
oder Busbars die Parasitics minimieren will. Vor allem weil man in der 
Praxis oft mehr als einen Leiter bzw. Leiterschleifen hat (z.B. bei 
Halbbrücken einen Gateloop und einen Hauptstrompfad) und daher auch 
Koppelinduktivitäten zwischen verschiedenen Schleifen relevant sind.

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