D-FlipFlop und Schieberegister

[Mike B. (mike_b97)]

Bei einem taktgesteuerten D-Flipflop liegt am Ausgang Q das 
Eingangssignal D an, wenn am Takteingang eine 1 anliegt. egal ob 
taktzustands- oder taktflankengesteuert

https://de.wikipedia.org/wiki/Flipflop#D-Flipflop

wenn ich jetzt wie im Bild gezeigt ein Schieberegister aus 
hintereinander geschalteten n solcher Flipflops (im Bild 
taktflankengesteuert) nehme,
dann würde doch bei Clock = 1 sofort der Eingangswert des ersten D-FF 
ganz links (Data in) sofort nach ganz rechts Q4 durchrauschen, weil alle 
Qn gleichzeitig =Dn gesetzt werden? (abhängig von der 
Schaltgeschwindigkeit der D-FF)  🤔

https://de.wikipedia.org/wiki/Datei:4-Bit_SIPO_Shift_Register.png

So krieg ich doch kein Schieberegister zusammen...

In keinem Buch, weder Limann/Pelka, noch Beuth/Schmusch noch im 
Tietze/Schenk wird im entsprechenden Abschnitt erwähnt, dass man solche 
FF anscheinend nur mit einem ganz bestimmten Timingverhältnis fahren 
kann, wie es in der Wiki beschrieben wird

https://de.wikipedia.org/wiki/Flipflop#Timing_der_Flipflops

nämlich so, dass jedes FF zwar am Eingang auf Clock reagiert, aber nicht 
schnell genug ist damit während C=1 auch Dn am Qn landen kann sondern 
erst dann wenn C schon wieder auf 0 abgefallen ist, wo Dn+1 aber Qn erst 
im nächsten Takt "sieht"

Kann doch nicht sein, dass alle diese Fachbücher diesen wichtigen 
Umstand nicht im entsprechenden Abschnitt erwähnen... 🤷🏻‍♂️

Was übersehe ich hier?

[Michael B. (laberkopp)]

Mike B. schrieb:
> Was übersehe ich hier?

Falsch:

Mike B. schrieb:
> egal ob taktzustands- oder taktflankengesteuert

Das macht einen Unterschied, natürlich kann man Scheiberegister nur aus 
taktflankengesteuerten FlipFlops bauen, möglichst Masted-Slave.

[Mike B. (mike_b97)]

Michael B. schrieb:

> Mike B. schrieb:
>> egal ob taktzustands- oder taktflankengesteuert
>
> Das macht einen Unterschied, natürlich kann man Scheiberegister nur aus
> taktflankengesteuerten FlipFlops bauen, möglichst Masted-Slave.

hätte ich auch gedacht
aber schau mal die Wahrheitstabellen beider Typen im Wiki an:
sowohl bei C=1 als auch bei C->1 (steigende Taktflanke) wird Q=D=1 
angegeben
und im Taktzustandsgesteuerten Teil ist das Bild eines Master-Slave-FF 
dargestellt...

Im Limann/Pelka "Elektronik ohne Ballast" und im Beuth/Schmusch "Band 4 
Digitaltechnik" wird direkt von D-Flipfliops ins einfache 
Schieberegister weitergeleitet und nur bei JK-FF von Master-slave 
gesprochen.

Bei Beuth ist wenigstens noch ein Zeit-Diagramm dabei, wo die 
Umschaltung mit sehr kurzen C-Pulsen/C=1-Zuständen gezeigt wird,
aber es wird nicht erwähnt, dass das zwangsweise so sein MUSS, damit es 
überhaupt funktioniert...
wobei auch da C=1 -> D1=Q1 zu erkennen ist, aber nicht wieso D2 nicht 
sofort sondern erst beim nächsten Takt bei C=1 Q1 übernimmt.

Sämtliche weiteren Ausführungen in diesen Büchern zu den Schiebregistern 
stellen diesen Umstand nicht dar...
Irgendwas übersehe ich doch hier...

[Frank E. (Firma: Q3) (qualidat)]

Simulation aufbauen, nachsehen?

- Logisim Evolution
- Multisim
- iCircuit
- online XYZ
- ...

Damit keine Unklarheiten aufkommen, weil die jeweilige Software das D-FF 
eventuell unterschiedlich interpretieren könnte, sollte man es zuvor aus 
NANDs (oder NORs) aufbauen.

Ich denke, das ist dann in jeder Umgebung absolut eindeutig.

https://upload.wikimedia.org/wikipedia/commons/thumb/d/dc/D_flip_flop_from_nand_gates.svg/2560px-D_flip_flop_from_nand_gates.svg.png

[Helmut -. (dc3yc)]

Mike B. schrieb:
> Bei einem taktgesteuerten D-Flipflop liegt am Ausgang Q das
> Eingangssignal D an, wenn am Takteingang eine 1 anliegt. egal ob
> taktzustands- oder taktflankengesteuert

Nein, das stimmt nicht. Es gibt taktflankengesteuerte FFs und es gibt 
taktzustandsgesteuerte FFs (nennt man normalerweise Latches). FFs ändern 
ihren Ausgangszustand nur bei einer Flanke, Latches ändern ihn nur bei 
aktivem Taktzustand. Bei FFs muss man die Setup- und Haltezeiten zur 
aktiven Taktflanke einhalten, sonst kommt was unbestimmtes heraus.

[Mike B. (mike_b97)]

wenn ich mir die Timings in den bei Beuth dargstellten Datenblättern der 
FLJ-151 bzw. FZJ-131 (uralt) anschaue liegen die unteren Grenzen der 
Takzustandsdauern bei 20ns bzw. 500µs.
Damit reichen sie bei beiden Varianten (zustand/flanke) deutlich in die 
Signallaufzeit D nach Q hinein, so dass man anhand der Zeiten davon 
ausgehen muss, dass C=1 schon im ersten Takt Q=D bewirkt.

Fragen über Fragen

Vor allem, wenn ich das nicht aus NAND/NOR-Chips zusammenstecke sondern 
auf DTL-Ebene zusammenlöte.
Solch kurze Clock-Pulse mit ausreichend Amplitude für C bekomme ich gar 
nicht mit Differenziergliedern dargestellt, dass nicht D (bzw S bei 
SR-FF) sofort nach Q durch fliegt.

[Mike B. (mike_b97)]

Helmut -. schrieb:
> Mike B. schrieb:
...
>> Eingangssignal D an, wenn am Takteingang eine 1 anliegt. egal ob
>> taktzustands- oder taktflankengesteuert
>
> Nein, das stimmt nicht. Es gibt taktflankengesteuerte FFs und es gibt
> taktzustandsgesteuerte FFs (nennt man normalerweise Latches).
ja, das habe ich verstanden

> FFs ändern
> ihren Ausgangszustand nur bei einer Flanke, Latches ändern ihn nur bei
> aktivem Taktzustand.
ist ja auch quasi "wenn am Takteingang eine 1 anliegt", nur eben mit 
unterschiedlichem Timing

> Bei FFs muss man die Setup- und Haltezeiten zur
> aktiven Taktflanke einhalten, sonst kommt was unbestimmtes heraus.
Mich verwunderte, dass die Fachliteratur da nicht drauf verweist und 
dies gar nicht/absolut unzureichend beschreibt.

[Michael B. (laberkopp)]

Mike B. schrieb:
> hätte ich auch gedacht
> aber schau mal die Wahrheitstabellen beider Typen im Wiki an:
> sowohl bei C=1 als auch bei C->1 (steigende Taktflanke) wird Q=D=1
> angegeben

Das Bild im verlinkten Wiki-Artikel zeigt deutlich dass beim 
flankengesteuerten FlipFlop der Eingang sich ändern darf wahrend das 
Taktsignal high ist, ohne dass das Auswirkungen auf den Ausgangszustand 
hat.

Nur um die steigende Flanke muss eine setup und hold Zeit eingehalten 
werden.

Mike B. schrieb:
> wird direkt von D-Flipfliops ins einfache Schieberegister weitergeleitet
> und nur bei JK-FF von Master-slave gesprochen.

Ein D-FF ist ein JK mit verschalteten JK Eingängen. Es gibt also beide, 
wobei für Schieberegister dank der Durchlaufverzögerung einfache reichen 
wenn die hold zeit gering genug ist oder sogar negativ.

[Mike B. (mike_b97)]

Mike B. schrieb:
> Bei Beuth ist wenigstens noch ein Zeit-Diagramm dabei

dasselbe wie im Elektronik-Kompendium
https://www.elektronik-kompendium.de/sites/dig/0210211.htm

Auch der Wortlaut ist nahezu derselbe wie im Beuth "12.1 
Schieberegister".

[Mike B. (mike_b97)]

Michael B. schrieb:
> Das Bild im verlinkten Wiki-Artikel zeigt deutlich dass beim
> flankengesteuerten FlipFlop der Eingang sich ändern darf wahrend das
> Taktsignal high ist, ohne dass das Auswirkungen auf den Ausgangszustand
> hat.

Welches Bild hast du da genau im Blick, sehe nicht welches du meinst.

[Michael B. (laberkopp)]

Mike B. schrieb:
> Welches Bild hast du da genau im Blick, sehe nicht welches du meinst.

https://de.m.wikipedia.org/wiki/Flipflop#Timing_der_Flipflops

[Georg M. (g_m)]

74HC74
D-type flip-flop with set and reset
© NXP Semiconductors

[Andreas M. (andreas_m62)]

Das D beim D-Flipflop bedeutet Delay.
Also Verzögerung.

Deshalb wird das Eingangssignal einer Kette von D-Flipflops
nicht gleich bis zum Ausgang des letzten Flipflops durchgeschoben,
sondern das passiert schrittweise immer mit der Taktflanke.

[Mike B. (mike_b97)]

gosh, das soll eine lesen können.
Was ist das doppelte Dreieck? @Georg

[H. H. (hhinz)]

Andreas M. schrieb:
> Das D beim D-Flipflop bedeutet Delay.

Unsinn, das steht für "Data".


https://en.wikipedia.org/wiki/Flip-flop_(electronics)#Types

[H. H. (hhinz)]

Mike B. schrieb:
> Was ist das doppelte Dreieck?

Transmission Gate

[Andreas M. (andreas_m62)]

H. H. schrieb:
> Andreas M. schrieb:
>> Das D beim D-Flipflop bedeutet Delay.
>
> Unsinn, das steht für "Data".
>
>
> https://en.wikipedia.org/wiki/Flip-flop_(electronics)#Types

Unsinn.
Das D steht auch für Delay:

https://de.wikipedia.org/wiki/Flipflop#D-Flipflop

[H. H. (hhinz)]

Andreas M. schrieb:
> H. H. schrieb:
>> Andreas M. schrieb:
>>> Das D beim D-Flipflop bedeutet Delay.
>>
>> Unsinn, das steht für "Data".
>>
>>
>> https://en.wikipedia.org/wiki/Flip-flop_(electronics)#Types
>
> Unsinn.
> Das D steht auch für Delay:
>
> https://de.wikipedia.org/wiki/Flipflop#D-Flipflop

Und demnächst auch noch für Durst...

[Mike B. (mike_b97)]

Andreas M. schrieb:
> Das D beim D-Flipflop bedeutet Delay.
> Also Verzögerung.
>
> Deshalb wird das Eingangssignal einer Kette von D-Flipflops
> nicht gleich bis zum Ausgang des letzten Flipflops durchgeschoben,
> sondern das passiert schrittweise immer mit der Taktflanke.

so hatte ich das ursprünglich auch mal verstanden, nur zeigt die 
Fachliteratur was anderes oder eben gar nix dazu:
Beuth Band 4 Digitaltechnik 7.4.4.
"Das taktzustandsgesteuerte D-Flipflop heißt auch Delay-FF oder 
Verzögerungs-FF. Es dient dazu, ein Eingangssignal so lange zu 
verzögern, bis das Taktsignal kommt. Dann wird das Eingangssignal an den 
Ausgang Q1 weitergegeben. Ein 1-Signal am D-Eingang setzt Q1 auf 1."

weiter

12.1.1 Schiebregister
"Ein einfaches Schieberegister ... aus D-FF, die mit ansteigender 
Taktflanke schalten.
...
Liegt 1-Signal am Eingang E und ändert sich das Taktsignal von 0 nach 1 
so wird das FF gesetzt. An seinem Ausgang Q erscheint 1."

[Mike B. (mike_b97)]

Georg M. schrieb:
> 74HC74
> D-type flip-flop with set and reset
> © NXP Semiconductors

wieso ist die Min-pulse width im Datenblatt immer um ein vielfaches 
höher als  als die typ-pulse width?

[Klaus F. (klaus27f)]

Mike B. schrieb:
> nur zeigt die Fachliteratur was anderes

Hmmm, welche "Fachliteratur" ?


Schaust du ins DATENBLATT von TI (Texas Instruments),
aus dem Jahr 1971
https://archive.org/stream/bitsavers_tidataBookrcuits07_3876095/07#page/n41/mode/2up
auf Seite 7-40 (42 von 94),
so steht dort:

"
Information at input D is transferred to the Q output on the 
positive-going edge of the clock pulse. Clock triggering occurs at a 
voltage level of the clock pulse and is not directly related to the 
transition time of the positive-going pulse. When the clock input is at 
either the high or low level, the D-input signal has no effect.
"

Bitte die "Fachliteratur" entsorgen.

[Georg M. (g_m)]

Mike B. schrieb:
> wieso ist die Min-pulse width im Datenblatt immer um ein vielfaches
> höher als  als die typ-pulse width?

Sicherheitsfaktor. Der Hersteller muss etwas Konkretes garantieren.

[H. H. (hhinz)]

Mike B. schrieb:
> Georg M. schrieb:
>> 74HC74
>> D-type flip-flop with set and reset
>> © NXP Semiconductors
>
> wieso ist die Min-pulse width im Datenblatt immer um ein vielfaches
> höher als  als die typ-pulse width?

Weil die Dinger meist viel schneller sind.

[Daniel S. (supernova01)]

Mike B. schrieb:
> wieso ist die Min-pulse width im Datenblatt immer um ein vielfaches
> höher als  als die typ-pulse width

Guck mal hier:

https://virtlab.fakultaet-technik.de/Vorlesungen/pdf/Folien_Digital2.pdf

Auf Seite 3.2

Am Rande:

Dieses Buch war vor zwanzig Jahren ein guter Freund und darin waren die 
ganzen Flip-Flop Aufbauten auch sehr gut beschrieben.

https://www.hugendubel.de/de/buch_gebunden/klaus_beuth_olaf_beuth-digitaltechnik-35733210-produkt-details.html

Inhalt:
Das Standard-Werk zur Digitaltechnik kann sowohl unterrichtsbegleidend 
als auch im Selbststudium eingesetzt werden.
Die Digitaltechnik wird umfassend, übersichtlich und leicht verständlich 
dargestellt. Ausgehend von den Grundlagen werden die Strukturen 
schrittweise entwickelt, wesentliche Inhalte hervorgehoben und 
Zusammenhänge erläutert. Das Werk kann sowohl unterrichtsbegleitend als 
auch im Selbststudium eingesetzt werden. Lernziel-Tests zu jedem Kapitel 
überprüfen den Wissensstand. - Logische Verknüpfungen- 
Schaltungsanalyse, -synthese, Schaltalgebra- Binäre Schaltungen, Codes 
und Zahlensysteme- Digitale Schaltungen, sequenzielle Logik, 
Rechenschaltungen- Zähler und Frequenzteiler- Digital-Analog- und 
Analog-Digital-Umsetzer- Mikroprozessoren und Mikrocomputer- 
Programmierbare Logikschaltungen

[Dietrich L. (dietrichl)]

Mike B. schrieb:
> wenn ich jetzt wie im Bild gezeigt ein Schieberegister aus
> hintereinander geschalteten n solcher Flipflops (im Bild
> taktflankengesteuert) nehme,
> dann würde doch bei Clock = 1 sofort der Eingangswert des ersten D-FF
> ganz links (Data in) sofort nach ganz rechts Q4 durchrauschen, weil alle
> Qn gleichzeitig =Dn gesetzt werden?

Damit das nicht passiert muss die Taktflanke steiler sein als die 
Verzögerungszeit zwischen Clock und Q.
Bei einen flachen Flanke und unterschiedlichen Schaltschwellen der 
Flipflops kann das durchaus passieren.

[Mike B. (mike_b97)]

Daniel S. schrieb:
> https://virtlab.fakultaet-technik.de/Vorlesungen/pdf/Folien_Digital2.pdf
>
> Auf Seite 3.2
danke für die Folie!

> 
https://www.hugendubel.de/de/buch_gebunden/klaus_beuth_olaf_beuth-digitaltechnik-35733210-produkt-details.html
genau den Beuth hab ich ja hier zu liegen und zitiert
allerdings 7. Ausgabe 1990 ^^

[Harald W. (wilhelms)]

H. H. schrieb:

>> Das D beim D-Flipflop bedeutet Delay.
>
> Unsinn, das steht für "Data".

Ach, Du meinst den Darsteller aus "Raumschiff Enterprise"?

[Daniel S. (supernova01)]

C für Clock
D für Data an den Pins

Dass das "D" aus D-Flip-Flop ggf. eine andere Bedeutung hat, mag sein...

[Yalu X. (yalu) (Moderator)]

Mike B. schrieb:
> wenn ich jetzt wie im Bild gezeigt ein Schieberegister aus
> hintereinander geschalteten n solcher Flipflops (im Bild
> taktflankengesteuert) nehme,
> dann würde doch bei Clock = 1 sofort der Eingangswert des ersten D-FF
> ganz links (Data in) sofort nach ganz rechts Q4 durchrauschen, weil alle
> Qn gleichzeitig =Dn gesetzt werden?

Entscheidend ist, dass die Taktflanke den C-Eingang des zweiten FF (C2)
erreicht, bevor der Pegel am D-Eingang des ersten FF (D1) den
D-Eingang des zweiten FF (D2) erreicht. Dann ist garantiert, dass FF2
nicht den neuen, sondern immer den alten Zustand von FF1 übernimmt.

Zwischen C1 und C2 liegt nur ein Stückchen Leiterbahn, zwischen C1 und
D2 aber die interne Logik von FF1 (von C1 nach Q1) plus ein Stückchen
Leiterbahn (von Q1 nach D2), weswegen die Laufzeit von C1 nach C2
i.Allg. deutlich kürzer als diejenige von C1 nach D2 ist. Damit ist die
obige Bedingung locker erfüllt.

Du kannst das Schicksal natürlich auch herausfordern: Wenn du die
Leiterbahn zwischen Q1 und D2 nur ein paar Zentimeter, diejenige von C1
nach C2 aber ein paar Meter lang machst, kann das von dir befürchtete
"Durchrauschen" tatsächlich eintreten. Dann bist du aber selber schuld
:)

Mike B. schrieb:
> wieso ist die Min-pulse width im Datenblatt immer um ein vielfaches
> höher als  als die typ-pulse width?

Das ist in der Timing-Tabelle des NXP-Datenblatt etwas missverständlich
angegeben. In der Spalte "PARAMETER" sollte nicht "clock pulse width",
sondern " minimum clock pulse width" stehen, und die Werte in der
Spalte "MIN." sollten stattdessen in der Spalte "MAX." stehen.

Dann können die MAX- und TYP-Angaben für VCC = 4,5 V wie folgt gelesen
werden:

Der kürzeste Puls, der vom FF gerade noch registriert wird, ist
selbst bei einem schlechten Exemplar höchstens 20 ns lang (deswegen ist
das ein Maximalwert). Für die meisten Exemplar reichen aber schon 7 ns
(deswegen ist das ein typischer Wert).

Einen längsten Puls, der vom FF gerade noch registriert wir, gibt es
nicht. Der Puls darf auch ein paar Jahre lang sein, ohne dass dadurch
die Funktion des FF (oder eines damit aufgebauten Schieberegisters)
beeinträchtigt wird.

[Christoph M. (mchris)]

Yalu X. (yalu) (Moderator)
08.12.2024 17:48
>Entscheidend ist, dass die Taktflanke den C-Eingang des zweiten FF (C2)
>erreicht, bevor der Pegel am D-Eingang des ersten FF (D1) den
>D-Eingang des zweiten FF (D2) erreicht. Dann ist garantiert, dass FF2
>nicht den neuen, sondern immer den alten Zustand von FF1 übernimmt.

Und das genau ist der Punkt: In den meisten Einführungen zur 
Digitaltechnik wird nicht auf die erforderliche Einhaltung von 
Signallaufzeiten hingewiesen.
Digitaltechnik in der realen Welt hat Signallaufzeiten und Schaltpegel. 
In der Realität ist Digitaltechnik analog aufgebaut und ohne die 
Einhaltung der analogen Randbedingungen funktionieren digitale 
Schaltungen nicht. Mich hatte es einige Jahre gekostet, das vollständig 
zu verstehen und empfehle, ein Flankengetriggertes D-FF mit Relais oder 
Transistoren aufzubauen.

Oft wird zum Beispiel wird das angehängte Ersatzschaltbild eines D-FF 
angeben. Es ist aber völlig unzureichend, da es den mathematischen 
Grenzfall "unendlich kurz" erklären müsste (die theoretisch Anstiegszeit 
der Signalflanke)

[Mike B. (mike_b97)]

Yalu X. schrieb:

> Entscheidend ist, dass die Taktflanke den C-Eingang des zweiten FF (C2)
> erreicht, bevor der Pegel am D-Eingang des ersten FF (D1) den
> D-Eingang des zweiten FF (D2) erreicht. Dann ist garantiert, dass FF2
> nicht den neuen, sondern immer den alten Zustand von FF1 übernimmt.

ein simpel gelötetes DTL-FF reagiert auf den Spannungspegel, egal ob 
Taktzustand oder Flanke, oder?
Also wäre demnach doch bei noch anstehendem C=C2=1 und dem etwas 
später eintreffenden Q1=D2=1 unvermeidlich, dass auch das zweite FF die 
1 aufnimmt.
Wäre es nicht richtiger zu sagen, dass C bereits wieder abgefallen sein 
muss, "/bevor/ der Pegel am D-Eingang des ersten FF (D1) den D-Eingang 
des zweiten FF (D2) erreicht" ?

> Zwischen C1 und C2 liegt nur ein Stückchen Leiterbahn, zwischen C1 und
> D2 aber die interne Logik von FF1 (von C1 nach Q1) plus ein Stückchen
> Leiterbahn (von Q1 nach D2), weswegen die Laufzeit von C1 nach C2
> i.Allg. deutlich kürzer als diejenige von C1 nach D2 ist.

das leuchtet ein, danke

> Mike B. schrieb:
>> wieso ist die Min-pulse width im Datenblatt immer um ein vielfaches
>> höher als  als die typ-pulse width?
>
> Das ist in der Timing-Tabelle des NXP-Datenblatt etwas missverständlich
> angegeben. In der Spalte "PARAMETER" sollte nicht "clock pulse width",
> sondern " minimum clock pulse width" stehen, und die Werte in der
> Spalte "MIN." sollten stattdessen in der Spalte "MAX." stehen.

Bin ich der erste, dem diese merkwürdige Lesbarkeit auffällt? hihi

Vielen Dank für die Ausführungen!

[Mike B. (mike_b97)]

Christoph M. schrieb:

> Und das genau ist der Punkt: In den meisten Einführungen zur
> Digitaltechnik wird nicht auf die erforderliche Einhaltung von
> Signallaufzeiten hingewiesen.
> Digitaltechnik in der realen Welt hat Signallaufzeiten und Schaltpegel.
> In der Realität ist Digitaltechnik analog aufgebaut und ohne die
> Einhaltung der analogen Randbedingungen funktionieren digitale
> Schaltungen nicht. Mich hatte es einige Jahre gekostet, das vollständig
> zu verstehen und empfehle, ein Flankengetriggertes D-FF mit Relais oder
> Transistoren aufzubauen.
>
> Oft wird zum Beispiel wird das angehängte Ersatzschaltbild eines D-FF
> angeben. Es ist aber völlig unzureichend, da es den mathematischen
> Grenzfall "unendlich kurz" erklären müsste (die theoretisch Anstiegszeit
> der Signalflanke)

Auch wenn Tietze/Schenk stellenweise marginal tiefer geht (und dafür die 
FF in ihrer Breite weglässt) ist es auch hier wie du sagst nur sehr 
schwer nachvollziehbar, wie man aus den Wertetabellen oder dem 
Schaltplan (selbst auf Gatter-ebene) auf das exakte Zeitverhalten der FF 
und vice versa kommt.
Da nehmen sich diese ganze Literatur, die wiki und auch das 
Elektronik-Kompendium nicht viel.

Das einzige was im Tietze/Schenk zusätzlich dargestellt ist, ist der 
Unterschied zwischen einem einflanken- und einem zweiflangengetriggertem 
FF. Zu letzterem zeigt er ein Zeit-Diagramm, wo der Q des FF erst auf 
die fallende Taktflanke von C reagiert und den Wert innerhalb des FF am 
Ausgang bereitstellt.
Dies wäre m.M.n. eine der brauchbaren FF-Arten für ein Schieberegister 
(u.ä.), WENN während C=1 noch immer der alte FF-Wert am Q auslesbar ist.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

>> Bei FFs muss man die Setup- und Haltezeiten zur
>> aktiven Taktflanke einhalten, sonst kommt was unbestimmtes heraus.
> Mich verwunderte, dass die Fachliteratur da nicht drauf verweist und
> dies gar nicht/absolut unzureichend beschreibt.

Dann ist es keine Fachliteratur sondern lediglich ein Block aus 
Papierblättern zum A* abwischen. Naja, offensichtlich ist nicht bei 
jedem die Fähigkeit zur Unterscheidung zwischen diesen vorhanden.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

>> egal ob taktzustands- oder taktflankengesteuert
>
> Das macht einen Unterschied, natürlich kann man Scheiberegister nur aus
> taktflankengesteuerten FlipFlops bauen, möglichst Masted-Slave.


zustandsgesteuert -> Latch
flankengesteuert  -> FlipFlop (FF)

Also sowas wie tatktzustandsgesteuertes FlipFlop ist Sprachverwirrung, 
aber kein Fachbegriff.

[Peter D. (peda)]

Im Onsemi Datenblatt ist es schön erklärt, wie ein D-FF auf Clock 
reagiert.
Man beachte die 3 Zeilen "No Change".

[Mike B. (mike_b97)]

Bradward B. schrieb:
>>> Bei FFs muss man die Setup- und Haltezeiten zur
>>> aktiven Taktflanke einhalten, sonst kommt was unbestimmtes heraus.
>> Mich verwunderte, dass die Fachliteratur da nicht drauf verweist und
>> dies gar nicht/absolut unzureichend beschreibt.
>
> Dann ist es keine Fachliteratur sondern lediglich ein Block aus
> Papierblättern zum A* abwischen. Naja, offensichtlich ist nicht bei
> jedem die Fähigkeit zur Unterscheidung zwischen diesen vorhanden.

in dem von dir gezeigten Auszug (danke für die Mühe) ist in der 
Wertetabelle in 7.15 ebenfalls Q = D AND (C->1) ersichtlich.
7.16 und 7.17 zeigen clock-Halte-Zeiten, die deutlich über die tpLH 
hinausgehen.
Auch hier wäre die Schlussfolgerung, dies FF für ein Schiebregister 
nutzen zu können, falsch.
Müsste man natürlich sehen, was dein Buch da zu simplen shift-registern 
sagt, welches Symbol dort angegeben ist.

Ob die Fachwelt deiner Einschätzung folgt, die erwähnten drei Bücher 
seien "ein Block aus Papierblättern zum A* abwischen" ? lol

[Mike B. (mike_b97)]

Bradward B. schrieb:
> zustandsgesteuert -> Latch
> flankengesteuert  -> FlipFlop (FF)
>
> Also sowas wie tatktzustandsgesteuertes FlipFlop ist Sprachverwirrung,
> aber kein Fachbegriff.

Die erwähnte Literatur erwähnt soweit ich mich erinnere an keiner Stelle 
den englischen Begriff latch. ich kann da nix dafür...

[Mike B. (mike_b97)]

Peter D. schrieb:
> Im Onsemi Datenblatt ist es schön erklärt, wie ein D-FF auf Clock
> reagiert.
soweit ist das verstanden, jetzt fehlt aber die Nutzung dieses FF 
innerhalb eines shift-registers, das war ja die EIngangsfrage

> Man beachte die 3 Zeilen "No Change".
wobei SR HH "üblicherweise" nicht definiert ist,
auch wenn es dazu teilweise Abhandlungen gibt steht überall, dass dieser 
Eingangszustand von vornherein vermieden werden sollte.

Gleichzeitig Set und Reset triggern ist, als würdest du gleichzeitig 
voll auf Gas und Bremse steigen...

[Dietrich L. (dietrichl)]

Mike B. schrieb:
> ein simpel gelötetes DTL-FF reagiert auf den Spannungspegel, egal ob
> Taktzustand oder Flanke, oder?

Das ist nicht egal. Bei Flankensteuerung fordert die interne Logik des 
FFs,  dass der Taktzustand sich ändert.

> Also wäre demnach doch bei noch anstehendem C=C2=1 und dem etwas
> später eintreffenden Q1=D2=1 unvermeidlich, dass auch das zweite FF die
> 1 aufnimmt.

Nein, denn da ist die Änderung des Taktzustandes schon vorbei. Und die 
Änderung ist Voraussetzung, dass D2 übernommen wird.

Deshalb auch meine Aussage vom 08.12.2024 15:53:
"Daher muss die Taktflanke steiler sein als die Verzögerungszeit 
zwischen Clock und Q"

> Wäre es nicht richtiger zu sagen, dass C bereits wieder abgefallen sein
> muss, "/bevor/ der Pegel am D-Eingang des ersten FF (D1) den D-Eingang
> des zweiten FF (D2) erreicht" ?

Das wäre so bei einem nicht flankengesteuerten FF. Allerdings wird man 
so etwas bei einer realen Schaltung kaum oder garnicht einhalten können. 
Somit ist dieser Fall in der Praxis uninteressant.

[Christoph M. (mchris)]

Das Tor 1 darf nicht aufgehen, bevor der Esel draußen ist.

[Gregor J. (Firma: Jasinski) (gregor_jasinski)]

Mike B. schrieb:
> (...) dann würde doch bei Clock = 1 sofort der Eingangswert des ersten D-FF
> ganz links (Data in) sofort nach ganz rechts Q4 durchrauschen (...)

Das einzige, was hier am Durchrauschen ist, ist wieder einmal das 
Halbwissen der User im Thread – es wäre auch schlimm, wenn es nicht wie 
vorgesehen funktionieren würde, denn getaktete Stufen aus Flipflops 
aller Art sind quasi die Grundlage aller Computer oder generell einer 
komplexeren Digitalschaltung und dazu gehört nun mal ein Mikroprozessor 
oder Mikrocontroller. NAND- und NOR-Gatter lassen wir jetzt mal 
gedanklich beiseite, denn auch diese sind eigentlich extrem wichtig bzw. 
essenziell. Warum das so ist, weiß man, wenn man sich damit ausgiebig 
beschäftigt hat – also real in der Theorie & Praxis und nicht nur über 
Gedichte aus Wikipedia und Erzählungen von ChatGPT & Co. Man könnte sich 
die 2 bis 4 ICs kaufen (Kostenpunkt 1 Euro), es ordentlich nachbauen und 
sich selbst von der entsprechenden Funktionalität eines solchen 
Konstrukts überzeugen, aber selbst das scheint in der heutigen Zeit ein 
ernsthaftes Problem zu sein, denn dazu muss einem erstmal einer wieder 
stundenlang erzählen und erklären, wie man solche einfachen ICs 
verbinden und inbetriebnehmen sollte, damit es überhaupt funktionieren 
kann. Eine Simulation am PC wird den realen Aufbau leider nicht 
ersetzen, sie kann aber durchaus beim realen Aufbau unterstützend 
wirken, diese Wirkung kann sich aber nur dann voll entfalten, wenn man 
sich bereits ein solides Grundwissen erarbeitet und praxisnahe 
Erfahrungen gemacht hat, ansonsten bleibt es nur bei einer sinnlosen 
Klickerei mit der Maus – ist nun mal so, ohne Fleiß kein Preis.

[Mike B. (mike_b97)]

Gregor J. schrieb:
> Mike B. schrieb:
>> (...) dann würde doch bei Clock = 1 sofort der Eingangswert des ersten D-FF
>> ganz links (Data in) sofort nach ganz rechts Q4 durchrauschen (...)

> Gedichte aus Wikipedia und Erzählungen von ChatGPT & Co.
chatgpt nicht genutzt ^^


> Man könnte sich die 2 bis 4 ICs kaufen (Kostenpunkt 1 Euro), es
> ordentlich nachbauen und sich selbst von der entsprechenden
> Funktionalität eines solchen Konstrukts überzeugen

from scratch, auf dtl-Ebene ein SR zusammenlöten und dann zum 
shift-register erweitern
wenn schon verstehen wollen dann besser nicht nur IC-s zusammensteckern

Dietrich L. schrieb:
> Das ist nicht egal. Bei Flankensteuerung fordert die interne Logik des
> FFs,  dass der Taktzustand sich ändert.

da hab ich dann keine "interne Logik", die das auf die Taktflanken 
reduziert

später würde ich mittels Differenziergliedern auf die Flanken prüfen
aber erstmal auf Taktzustandssteuerung bauen
und da versagt anscheinend die Literatur, die du @Gregor weggelassen 
hast

p.s. du musst nicht immer gleich mit der großen "Dumm"-Keule kommen, 
wenn jemand versucht was zu verstehen

[Daniel S. (supernova01)]

Das waren 1993 meine ersten komplett eigenen Überlegungen zu einem FF. 
Hatte keine Bücher dazu und Internet gab es auch nicht für mich.

Conrad Elektronik hatte eine Filiale eröffnet und vom Taschengeld gabs 
ein paar TTL Bausteine.

7404
7408
7432

waren meine ersten Digitalbausteine. Ich war 14 Jahre alt.

Auf Lochraster aufgebaut zwei LEDs und zwei Taster - das erste FF aus 
eigenem Grips...

Lang isses her.

[Christoph db1uq K. (christoph_kessler)]

Noch länger isses her:
Ich habe noch den gelben TI Pocket Guide vom April 1973.
Darin das einzige zum Thema sind die Taktanstiegszeiten.
Das andere ist aus der 2.Auflage 1977, (1.Auflage 1973) des 
TI-TTL-Databooks

[Peter D. (peda)]

Es gab mal den SN7472 als zustandsgesteuerten JK-MS FF.
Solange CLK high war, konnte der Master durch kurze Störungen an J oder 
K kippen und mit CLK low wurde das dann vom Slave übernommen.
Im Datenblatt ist daher auch der Puls und keine Flanke angegeben. Es 
sind auch schön im Schaltplan die beiden kreuzgekoppelten FFs zu 
erkennen.

Alle neueren JK-FF sind flankengetriggert und damit weniger 
störanfällig. Es gibt keinen Master mit eigener Rückführung. Die 
Speicherung vor der Taktflanke erfolgt nur durch die Gatterlaufzeiten.

[Daniel S. (supernova01)]

Bei mir waren es damals Gräber aus

SN7476 (Dual JK mit asynch. S&R) oder
SN7474 (Dual D-Type)

SN74198 war ein Highlight...da man ihn parallel und seriell laden 
konnte...

Nebenbei:
Irgendwann hatte ich mir diese "Regel" aufgestellt, siehe Bild:

Tauscht man ein AND gegen ein OR oder umgekehrt, dann muss man dabei 
alle Ein- und Ausgänge invertieren. Das war die Regel....ein mal im 
Kopf, konnte man damit ganz einfach durch alle Schaltpläne fegen und hat 
ruck zuck alles auf eine Gatterform umgestellt, egal was es war...

Später erst die Schultheorie dazu gelernt...(Morgan)

Wir haben damals im Studium noch Zähler mit Hilfe von KV-Diagrannen 
berechnet... das war eine tolle Sache.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> 7404
> 7408
> 7432
>
> waren meine ersten Digitalbausteine.
>
> Auf Lochraster aufgebaut zwei LEDs und zwei Taster - das erste FF aus
> eigenem Grips...

Warum eigentlich soviel Masochismus, in der 74* reihe gibt es auch 
fertige D-FF und Shiftregister (bspw.: xx95)

https://de.wikipedia.org/wiki/Liste_von_integrierten_Schaltkreisen_der_74xx-Familie

und das schon seit den 70ern.

Anbei ne Anwendungsbeschreibung aus einem Lehrbuch von 1986. Und CPLD 
gibt es auch schon etliche Jahrzehnte.

[Daniel S. (supernova01)]

Bradward B. schrieb:
> Warum eigentlich soviel Masochismus

Lernen! Entdecken. Gab eine Zeit, da war das wichtig. :-)

Bradward B. schrieb:
> und das schon seit den 70ern.

Es war kein Geld für solche Bücher da, wir hatten nicht viel... zudem 
war das Taschengeld mit 13/14 Jahren sehr begrenzt...die nächste 
Möglichkeit wäre eine Universitätsbücherei gewesen... Aber 30 Min. Fahrt 
mit dem Auto weg, meine Eltern hatten andere Dinge auf dem Plan...mit 
Fahrrad zu nicht undenkbar, aber auch nicht um die Ecke.

Ein ehemaliger Bekannter von mir hat später das Ding:

http://www.mycpu.eu/

gebaut. Der war auch echt verrückt. Eine VGA Graka fast komplett aus TTL 
Chips muss man erstmal bringen :-) Anbei das beste Bild überhaupt. Der 
Rechner läuft mit 1 MHz meine ich. CPU hat einen eigenen Microcode und 
ein eigenes OS mit u.a. Basic Interpreter...

Aber das gehört nicht so wirklich hier her, auch wenn er ein Meister des 
Timings war.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> http://www.mycpu.eu/
>
> gebaut. Der war auch echt verrückt. Eine VGA Graka fast komplett aus TTL
> Chips muss man erstmal bringen :-) Anbei das beste Bild überhaupt. Der
> Rechner läuft mit 1 MHz meine ich. CPU hat einen eigenen Microcode und
> ein eigenes OS mit u.a. Basic Interpreter...

Genau das (rein aus 74*) bringt dieses Projekt eben nicht. Wenn ich mich 
recht erinnere wird die ALU mit einen (P)ROM aufgebaut und eben nicht 
als TTL-Gatter-Grab.

Da mal eine "verrückte" Sache, ein intel 4004 Nachbau aus knapp 4000 
diskreten Transistoren: https://4004.com/hackaday23/

Ja mai, manche bauen aus Streichhölzern den Eifelturm nach: 
https://www.spiegel.de/panorama/weltrekord-fuer-eiffelturm-aus-streichhoelzern-hoelzchenstreit-beigelegt-a-1932e246-c703-4519-8654-2faef52516ec

[Hp M. (nachtmix)]

Mike B. schrieb:
> Bei einem taktgesteuerten D-Flipflop liegt am Ausgang Q das
> Eingangssignal D an, wenn am Takteingang eine 1 anliegt. egal ob
> taktzustands- oder taktflankengesteuert

Dann ist es kaputt.

[Daniel S. (supernova01)]

Hp M. schrieb:
> Dann ist es kaputt.

Jup, so ist es. Einfach gucken und lesen hilft:

https://www.elektroniktutor.de/digitaltechnik/takt_ff.html

https://www.elektroniktutor.de/digitaltechnik/taktpuls.html

https://www.elektroniktutor.de/digitaltechnik/einfl_ff.html

und richtig verstehen... natürlich :-)

[Mike B. (mike_b97)]

Hp M. schrieb:
> Mike B. schrieb:
>> Bei einem taktgesteuerten D-Flipflop liegt am Ausgang Q das
>> Eingangssignal D an, wenn am Takteingang eine 1 anliegt. egal ob
>> taktzustands- oder taktflankengesteuert
>
> Dann ist es kaputt.

https://0creativeengineering0.blogspot.com/2019/03/what-is-d-flip-flop-using-discrete.html

ob mit oder ohne Diffenzierglied um taktzustand zu taktflanke zu ändern:
liegt D auf 1 geht Q (nahezu) instant auf 1 wenn Clock auf 1 geht

[Mike B. (mike_b97)]

Daniel S. schrieb:

> https://www.elektroniktutor.de/digitaltechnik/einfl_ff.html

Die Zeitablaufdiagramme zum einflankengesteuerten SR- oder D-Flipflop 
zeigen:
Liegt D (bzw. S) auf 1 und geht Clock auf 1 geht Q instant auf 1.

und weiter unten in einem Diagramm wo C und D mit unterschiedlichen 
Takten laufen
Liegt C auf 1 und geht D (bzw. S) auf 1 so geht Q nicht auf 1, das ist 
die preparation-Time, da D "vorbereitet sein" also anliegen muss.

hier "instant" weil Verzögerungen im ns-Bereich nicht dargestellt werden

allerdings auch hier alles schon auf gate-IC-Ebene, nicht auf dtl-Ebene 
wie unterm link im post zuvor gezeigt.

hier nochmal diskret als latch
https://www.instructables.com/Flip-Flops-Using-Discrete-Transistors/

[H. H. (hhinz)]

https://www.mikrocontroller.net/attachment/654512/MyCpu.png

Wegen solcher Turmbauten gibt es heute so viele Programmiersprachen!

[Mike B. (mike_b97)]

H. H. schrieb:
> https://www.mikrocontroller.net/attachment/654512/MyCpu.png
>
> Wegen solcher Turmbauten gibt es heute so viele Programmiersprachen!

is ja noch überschaubar ;)
und vor allem "einfach nur" ICs zusammengesteckt wie bei LEGO ^^

hier diskret aufgebaut, eine ganz andere Hausnummer
https://www.megaprocessor.com/

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> hier diskret aufgebaut, eine ganz andere Hausnummer
> https://www.megaprocessor.com/

Cambridge eben. Früher war Cambridge gross in der Computerindustrie, 
jetzt hat Cambridge einen grossen Computer.

https://digitalesleben.blog/2021/01/28/die-britische-computer-und-software-industrie/#Billige_Computer_made_in_UK

https://www.youtube.com/watch?v=XXBxV6-zamM

[Daniel S. (supernova01)]

Mike B. schrieb:
> "einfach nur" ICs zusammengesteckt wie bei LEGO ^^

Schön wäre es. Es gibt doch so viele Punkte die man zu beachten hat

Gregor J. schrieb:
> denn dazu muss einem erstmal einer wieder
> stundenlang erzählen und erklären, wie man solche einfachen ICs
> verbinden und inbetriebnehmen sollte, damit es überhaupt funktionieren
> kann.

Stromversorgung
Abblockkondensatoren
Masseführung
Leitungslängen
Leistungsführung
Signallaufzeiten
Signalpegeln
Anordnung
Komponentenauswahl
Löttechnik
etc...

So einen großen Haufen Schaltkreise muss man erstmal zum laufen 
bekommen, das ist eine echte Herausforderung, gespickt mit stundenlanger 
Sucherei usw..

[Christoph M. (mchris)]

>So einen großen Haufen Schaltkreise muss man erstmal zum laufen
>bekommen, das ist eine echte Herausforderung, gespickt mit stundenlanger
>Sucherei usw..

Wem sagst du das ..
Gerade eben habe ich mal ein Flankengetriggertes FlipFlop aus 
Nand-Gattern nach dem oben erwähnten Esel-Taktprinzip aufgebaut.

Auf der Platine sind:
1x74HC14 als Taktgenerator
2xHC4011 Nand Gatter

Man braucht ein ganzes HC4011 IC für einen D-FF, daher 2 ICs für nur ein 
Flankengetriggertes D-FF.
Der Taktgenerator blinkt mit ca. 0.5Hz und der D-FF habe ich als Teiler 
durch 2 (!Q->D) geschaltet, sodass die LED mit 1Hz blinkt.
Eigentlich wollte ich ein 4Bit Schieberegister machen, aber der 
Lötaufwand mit 8xHC4011 ist doch etwas viel.
Leider hat das Video ca. 26MB, so dass es vermutlich etwas zu groß für 
diesen Thread ist.

[Gregor J. (Firma: Jasinski) (gregor_jasinski)]

Christoph M. schrieb:
> Man braucht ein ganzes HC4011 IC für einen D-FF, daher 2 ICs für nur ein
> Flankengetriggertes D-FF.

Zum Üben und für Verständnisgewinn kann man sich ein Flipflop aus 
Gattern basteln, für eine ordentliche, richtige Schaltung sollte man 
immer einen Baustein mit fertigen Flipflops wie z.B. 7474 usw. nehmen, 
da hier sichergestellt ist, dass das mit dem Timinig aus dem Datenblatt 
übereinstimmt und dementsprechend auch sicher innerhalb dieser Parameter 
funktioniert. Ein Schieberegister oder einen Binärzähler kann man aus 
solchen fertigen Flipflops durchaus auch nachbauen, aber auch hier 
sollte man später in der endgültigen Fassung möglichst zu fertigen 
Schieberegister-ICs oder Zählern greifen – in der Regel ist alles in 
sehr vielen Varianten und Gehäuseformen immer noch verfügbar, z.B. 
74164, 74165, 7493, 74393, 74192, 74193 usw. Viele dieser ICs gibt es 
heute sogar in noch kleineren Gehäusetypen wie TSSOP oder SO, weil die 
Technologie es jetzt möglich macht, auch diese relativ günstig 
herzustellen. Wenn man das ganze in einem FPGA als Schaltplan auf der 
untersten Hardwareebene malt, nimmt man auch fertige Flipflops oder 
generell Bausteine/Objekte, den Rest muss man dann über einzelne Gatter 
oder selbstkreierte Blöcke aus Gattern erledigen – da kann man sich die 
ganzen absurden, gestapelten Platinen und sonstige Konstruktionen 
sparen, dafür muss man sich allerdings mit FPGAs und Digitaltechnik 
bereits bestens auskennen, also irgendwie vorher das ganze schon real an 
Gattern und ICs lange geübt haben. Wenn man nicht weiß, wie ein Gatter, 
ein Flipflop, ein Register oder eine Verzögerungsstufe in einem IC 
funktioniert, wird man es beim Entwurf eines FPGAs als Schaltplan auch 
nicht wissen und verstehen – erst das Verständnis aller möglichen ICs 
aus der TTL-Reihe ermöglicht so einen Aufbau bzw. Nachbau dieser in 
einem FPGA ohne sie real löten zu müssen, aber zu diesem Luxus muss man 
erstmal gelangen und das geht leider nur mit harter Arbeit und viel 
Fleiß. Ein netter Nebeneffekt solcher jahrelangen Übungen ist auch, dass 
man viele Nummern der 74-Reihe dann quasi unbeabsichtigt auswendig 
kennt, genauso wie man z.B. den Widerstandswert anhand des einfachen 
Farbcodes auf Widerständen sofort auf den ersten Blick ohne es zu 
berechnen erkennt, wenn man Tausende davon beim Basteln gesucht und 
verlötet hat.

[Peter D. (peda)]

Christoph M. schrieb:
> Man braucht ein ganzes HC4011 IC für einen D-FF, daher 2 ICs für nur ein
> Flankengetriggertes D-FF.

Man kommt mit einem halben 7400 je Teilerstufe aus. Die Schaltung 
entspricht quasi einer Zählstufe aus 2 Transistoren, d.h. die Kopplung 
erfolgt über 2 Kondensatoren, die unterschiedlich vorgeladen werden.

Ist aber schon verblüffend, wie altes Wissen wieder verschwindet, diese 
Schaltung kann ich nirgends mehr finden. Es gab Bauanleitungen für 
Digitaluhren nur mit 7400.

Nur die Zählstufe mit 2 Transistoren konnte ich noch finden:
https://electronics.stackexchange.com/questions/58478/what-values-components-do-i-need-in-this-flip-flop-circuit

Die Schaltung geht natürlich nicht an 12V, die BE-Strecke hält nur etwa 
7..8V in Sperrrichtung aus. Daher sind TTL-ICs auch nur für max 5V.

[Christoph M. (mchris)]

Peter D. (peda)
10.12.2024 08:18
>Ist aber schon verblüffend, wie altes Wissen wieder verschwindet, diese
>Schaltung kann ich nirgends mehr finden. Es gab Bauanleitungen für
>Digitaluhren nur mit 7400.
>Nur die Zählstufe mit 2 Transistoren konnte ich noch finden:
>https://electronics.stackexchange.com/questions/58478/what-values->components-do-i-need-in-this-flip-flop-circuit

Schöne Schaltung, die werde ich mal in mein "Repertoir" aufnehmen.

>Man kommt mit einem halben 7400 je Teilerstufe aus.

Der Thread heißt ja D-FlipFlop und Schieberegister. Mein Ziel war 
"Schiebregister" aber jetzt bin ich zu faul, die restlichen 3 Bits zu 
löten, deshalb habe ich das D-FlipFlop als Teiler verwendet, um zu 
zeigen, dass es geht. Selbst wenn man das heute (oder besser gesagt seit 
45 Jahren) nicht mehr so macht, ist es trotzdem ziemlich lehrreich. Ich 
denke, das Problem wird von den meisten hier als "trivial" unterschätzt. 
Im speziellen Fall hier hat es mich einige Tricks beim "Taktgenerator" 
gekostet. Wer's nicht glaubt: einfach mal aufbauen und sehen, ob's 
läuft.

[Mike B. (mike_b97)]

Peter D. schrieb:

> Nur die Zählstufe mit 2 Transistoren konnte ich noch finden:
> 
https://electronics.stackexchange.com/questions/58478/what-values-components-do-i-need-in-this-flip-flop-circuit

Sieht aus wie ein T-FlipFlop, oder?

[Mike B. (mike_b97)]

Christoph M. schrieb:
> Der Thread heißt ja D-FlipFlop und Schieberegister.

Ausgangspunkt des threads war ja eher, dass in der "Fach"literatur 
anscheinend nicht/schwer ablesbar ist,
dass sich aus der diskreten Schaltung eines (hier flankengesteuerten) 
D-Flipflops
https://blogger.googleusercontent.com/img/b/R29vZ2xl/AVvXsEhaCnH4tbfjW5CFsBZODL4l-s9ic4QS9JL7hCGMNZic1Fx8DTXpxwgcluOGo8oTnEbhc4DCT4brO30YAzMn2z97UrrTCNzBZjso-O2L3aJnS8-jPwAdPoUEOxCREVROKhrvVJSPHjkmAF4/s640/d+f-f.png

kein funktionierendes Schieberegister aufbauen lässt, obwohl die 
Schaltung eines einfachen seriellen Schieberegisters dies überall so 
darstellen.

Im Video des bloggers
https://0creativeengineering0.blogspot.com/2019/03/what-is-d-flip-flop-using-discrete.html
sieht man ja, dass dieser Aufbau die Wahrheitstabelle
Q = D AND (Clock->1)
ohne sichtbare Verzögerung ausführt,
so dass das (innerhalb eines shiftregisters) zweite derartige D-FF an 
seinem D1 nahezu sofort den Q0 des vorgehenden D-FF sieht und mit 
demselben Clock->1 der data-Eingangswert am D0 quasi durch mindestens 
mehrere derartige D-FF eines Schieberegisters durchläuft bis clock->0 
geht.

In IC gegossene FF sind quasi schon maßgeschneidert und bedürfen exakten 
Timings was D und Clock angeht, um korrekt zu funktionieren.
Ein Zusammenstecken von ICs wäre jetzt nicht das Problem gewesen, ich 
war aber verständnismäßig auf der Ebene der diskreten Schaltung hin zu 
einem shiftregister unterwegs.
(weil ich es auf diskretem level verstehen und benutzen möchte)

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Ein Zusammenstecken von ICs wäre jetzt nicht das Problem gewesen, ich
> war aber verständnismäßig auf der Ebene der diskreten Schaltung hin zu
> einem shiftregister unterwegs.
> (weil ich es auf diskretem level verstehen und benutzen möchte)

Der diskrete Level  ist allerdings Transistor- oder eher 
Dotierungs-Layout-Level und nicht NAND-Gatter oder 74xx-Primizive. Nach 
kurzer Durchsicht, finden sich für integrierte Schieberegister eher 
Strukturen wie zusammengefasst 6T 1bit-SRAM oder Transfergates an 
invertierenden Takten. CCD Eimerkette wäre auch eine Variante.

In modernen FPGAs findet man auch kaum diskrete NAND-Gatter sondern 
LookUpTable's und konfgurierbare FF. Und um diese zu nutzen, sollte man 
mit einer Hardwarebeschreibungssprache wie ABEL, AHDL, VHDL, Verilog 
oder HLS-Ansatz umgehen können, wobei in diesem Fall die 
structural-Beschreibung genügt.

https://www-wjp.cs.uni-saarland.de/lehre/hadeprak/block_ss11/lib.pdf

Logik-vereinfachung und mapping auf die jeweilige Architektur macht die 
Software ohnehin von selber.

[Mike B. (mike_b97)]

Bradward B. schrieb:
> Transfergates an invertierenden Takten.

Das wären dann zweiflankengesteuerte FF, die Q erst bei fallender Flanke 
auf den bereits gespeicherten D-Wert setzt.
Ist das damit gemeint?

[Christoph M. (mchris)]

Bradward B.
>Der diskrete Level  ist allerdings Transistor- oder eher
>Dotierungs-Layout-Level und nicht NAND-Gatter oder 74xx-Primizive. Nach
>kurzer Durchsicht, finden sich für integrierte Schieberegister eher
>Strukturen wie zusammengefasst 6T 1bit-SRAM oder Transfergates an
>invertierenden Takten. CCD Eimerkette wäre auch eine Variante.
>In modernen FPGAs findet man auch kaum diskrete NAND-Gatter sondern
>LookUpTable's und konfgurierbare FF.

Oder kürzer ausgedrückt: Du weißt nicht, wie man ein funktionierendes, 
diskretes, flankengetriggertes FlipFlip aufbaut und auf was es dabei 
ankommt und schreibst gerne was über Software.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

>> Transfergates an invertierenden Takten.
>

> Ist das damit gemeint?

Das ist gemeint:
https://www.icdesigntips.com/2020/10/flip-flop-explanation.html (siehe 
Anhang)

Da die dynamische Variante: 
https://www.electrical4u.com/dynamic-shift-register/

[Christoph M. (mchris)]

Mike B.
>Ausgangspunkt des threads war ja eher, dass in der "Fach"literatur
>anscheinend nicht/schwer ablesbar ist,
....
>Im Video des bloggers
>https://0creativeengineering0.blogspot.com/2019/03/what-is-d-flip-flop-
using-discrete.html
>sieht man ja, dass dieser Aufbau die Wahrheitstabelle
>Q = D AND (Clock->1)
>ohne sichtbare Verzögerung ausführt,
>so dass das (innerhalb eines shiftregisters) zweite derartige D-FF an
>seinem D1 nahezu sofort den Q0 des vorgehenden D-FF sieht und mit
>demselben Clock->1 der data-Eingangswert am D0 quasi durch mindestens
>mehrere derartige D-FF eines Schieberegisters durchläuft bis clock->0
>geht.

Das Problem der verwendeten Schaltung ist, dass sie nur ein statisches 
D-FF enthält. Für ein flankengetriggertes D-FF, das für ein 
Schieberegister geeignet ist, braucht es aber 2 D-FF. Außerdem müssen 
die Taktsignale der beiden D-FF bestimmte Randbedingungen einhalten.

Lustigerweise scheint das so gut wie kein Beitrag richtig erklären zu 
können. Selbst der Link von Bradward, scheint den wesentlichen Kern 
nicht verstanden zu haben und verpackt alten Wein in neuen Schläuchen:
https://youtu.be/J3h6ZZ_4pa0

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Ich habe noch den gelben TI Pocket Guide vom April 1973.
> Darin das einzige zum Thema sind die Taktanstiegszeiten.

Also "propagation delay" resp.  "Durchlaufverzögerung pro Gatter" wird 
ebenfalls erwähnt.

> Das andere ist aus der 2.Auflage 1977, (1.Auflage 1973) des
> TI-TTL-Databooks

Was nicht explizit erwähnt wird, ist clock skew und wie man auf diesen 
durch Aufbau eines clock-trees einwirkt.

Probleme/Anforderungen bei Kaskadierung von 74xxx-chips werden auch 
nicht bei der Beschreibung der einzelnen IC-Typen wiederholt. Da sollte 
man vielleicht mal die Applikation-Note zur Familie lesen.

Taktdistribution/Kaskadierung ist ja auch weniger ein Aspekt der 
Schaltungstechnik des einzelnen Gatters als des Layouts/Architektur der 
Gesamtschaltung/-aufbau.

Anhang aus Dr. sc. techn. Eberhard Kühn: "Handbuch TTL und 
CMOS-Schaltkreise", 1985

[Christoph M. (mchris)]

Am einfachsten kannst du zeigen, dass du es verstanden hast, indem du 
die Schaltung zur Takterzeugung mit dem 74HC14 zeichnest, wie ich es 
hier aufgebaut habe:
Beitrag "Re: D-FlipFlop und Schieberegister"

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Am einfachsten kannst du zeigen, dass du es verstanden hast, indem du
> die Schaltung zur Takterzeugung mit dem 74HC14 zeichnest, wie ich es
> hier aufgebaut habe:

Wer von einer Prüfungskommision nach eigenhändiger Erstellung und 
Verteidigung einer Arbeit zum digitalen Schaltkreisentwurf eine 
Diplomurkunde überreicht bekam, muß keinem Dahergelaufenen seine 
Qualifikation auf diesem Gebiet nochmals beweisen.

Wer hier dicke Freund mit ChatGTP ist, kann sich doch von dem seine 
Wunschzeichnung zusammen-prompten.

[Al. K. (alterknacker)]

Bradward B. schrieb:
> Wer hier dicke Freund mit ChatGTP ist, kann sich doch von dem seine
> Wunschzeichnung zusammen-prompten.

ob das klappt....?

MfG
alterknacker

[Christoph M. (mchris)]

Bradward B.
>Wer von einer Prüfungskommision nach eigenhändiger Erstellung und
>Verteidigung einer Arbeit zum digitalen Schaltkreisentwurf eine
>Diplomurkunde überreicht bekam, muß keinem Dahergelaufenen seine
>Qualifikation auf diesem Gebiet nochmals beweisen.

Bei mir wärst du durchgefallen aufgrund der mangelnden Fähigkeit, 
gelerntes zu abstrahieren und anzuwenden.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Bei mir wärst du durchgefallen aufgrund der mangelnden Fähigkeit,
> gelerntes zu abstrahieren und anzuwenden.

Dich nimmt doch keiner ernst ...

[Mike B. (mike_b97)]

ruhig bleiben, Männers
niemand muss hier irgendwem irgendwas beweisen ;)

Danke für alle Ausführungen zum Thema!

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> ruhig bleiben, Männers
> niemand muss hier irgendwem irgendwas beweisen ;)

Meine Rede, auch ohne smiley.

[Gerald K. (geku)]

Der Schlüssel zur Lösung liegt in der Unterscheidung zwischen 
taktflanken- und taktzustandsgesteuerten Flipflops sowie im Timing der 
Schaltung.

In einem Schieberegister mit taktflankengesteuerten Flipflops wird der 
Eingangswert von D beim ersten Flipflop auf Q1 übertragen, erst bei der 
nächsten Taktflanke von Q1 auf Q2 usw. Da die Flipflops nur auf Flanken 
reagieren, bleibt der Wert eines Flipflops konstant, bis die nächste 
Taktflanke anliegt. Dadurch wird ein "Durchrauschen" verhindert.

[Christoph M. (mchris)]

Gerald K. (geku)
>In einem Schieberegister mit taktflankengesteuerten Flipflops wird der
>Eingangswert von D beim ersten Flipflop auf Q1 übertragen, erst bei der
>nächsten Taktflanke von Q1 auf Q2 usw. Da die Flipflops nur auf Flanken
>reagieren, bleibt der Wert eines Flipflops konstant, bis die nächste
>Taktflanke anliegt. Dadurch wird ein "Durchrauschen" verhindert.

Was das Schieberegister betrifft, hast du schon recht. Es ist allerdings 
eine gewisse Herausforderung die flankengetriggerten D-FF aus 
einfacheren Bauteilen zu realisieren.

Apropos: Hat jemand zufällig den Schaltplan für ein ECL D-FF ? Es wäre 
spannend herauszufinden, welche Geschwindigkeit man erreichen kann, wenn 
man ein D-FF in ECL manuell aufbaut.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

>  Es ist allerdings
> eine gewisse Herausforderung die flankengetriggerten D-FF aus
> einfacheren Bauteilen zu realisieren.
>
> Apropos: Hat jemand zufällig den Schaltplan für ein ECL D-FF ? Es wäre
> spannend herauszufinden, welche Geschwindigkeit man erreichen kann, wenn
> man ein D-FF in ECL manuell aufbaut.

* Frag dort: https://www.richis-lab.de/
* Mach einen eigenen thread zu eigenen Themen auf
* Mach dir klar, das man nicht alle Komponenten/Strukturen in einem IC 
als bedrahtete Bauteile kaufen kann, bspw. Multi-Emitter-Transistor
* benutze Spice im Entwicklungsprozess 
https://www.google.com/search?q=Flipflop+in+spice

[Obelix X. (obelix)]

Mike B. schrieb:
>> Bei FFs muss man die Setup- und Haltezeiten zur
>> aktiven Taktflanke einhalten, sonst kommt was unbestimmtes heraus.
> Mich verwunderte, dass die Fachliteratur da nicht drauf verweist und
> dies gar nicht/absolut unzureichend beschreibt.

Geht's dir um die Theorie oder um ein praktisches Beispiel?

Theorie: Nimms bei Wikipedia wie es ist.

Praxis: schau in ein Datenblatt von einem Konkreten IC. z.B.

https://www.ti.com/lit/ds/symlink/sn74hct74.pdf

Das siehst du, das th= 0ns ist.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Praxis: schau in ein Datenblatt von einem Konkreten IC. z.B.
>
> https://www.ti.com/lit/ds/symlink/sn74hct74.pdf
>
> Das siehst du, das th= 0ns ist.

Beim Hintereinanderschalten (Kaskadierung) von FF wird neben Setup- und 
Hold- Zeit auch das "propagation delay" wichtig. Das ist die zeit 
zwischen aktiver Flanke clock und Aktuallisierung Q-Ausgang., t_PD, 
gelegentlich auch Clock to Output oder Register-to-Output genannt. Im 
genannten Datenblatt wird diese Zeit auch genannt, aber vielleicht nicht 
narrensicher erklärt.

DIese Betrachtung des Timings von sequentieller Logik wird auch unter 
dem Begriff "Statische Timing Analyse" (STA) behandelt, im 
deutschsprachigen Bereich als "Berechnung des kritischen Pfades".

Bei der Hintereinanderschaltung von FF ist eben dieses Propagation delay 
mit die Ursache dafür, das ein nach-geschaltess FF den Q-Zustand des 
vorgeschalteten FF bei der Flanke zum Zeitpunkt t-1 und eben nicht zum 
aktuellen Zeitpunkt t sieht.

Schaltungstechnisch wird dieses Edge-triggerung durch Implementierung 
zweier Schaltstufen ("Master"-Slave) erreicht. Vielleicht wurde ja die 
beschreibung dieser Struktur in den aktuellen Ausgaben der Fachliteratur 
gestrichen, in "meiner" Fachliteratur findet sie sich jedenfalls.

[Christoph M. (mchris)]

Bradward B.
>* benutze Spice im Entwicklungsprozess
>https://www.google.com/search?q=Flipflop+in+spice

Wirklich erstaunlich: Der gepostete Schaltplan stellt die eigentliche 
Problematik wieder nicht dar. Du scheinst Dinge aus dem Internet zu 
kopieren, aber nicht zu verstehen, um was es geht. Das entspricht 
ziemlich genau dem aktuellen Vorgehen der heutigen KIs.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Der gepostete Schaltplan stellt die eigentliche
> Problematik wieder nicht dar.

Aus Forumssicht wurden hier:
* von mehrenen Personen mehrere Schaltvorschläge gepostet
* es wurden meherere Fachbücher genannt und auszugsweise als Scans 
gezeigt
* es wurden konkrete Hinweise gegeben auf was beim Aufbau zu achten ist
* auf tools zur Vermeidung von Aufbau und Dimensinierungsfehler wurde 
auch verwiesen.


Da wäre es doch wirklich für den Fragesteller an der Zeit, ganz nach den 
Grundsätzen eines DIY-Forums ("Do it yourself") mal mit der Realisierung 
zu beginnen.

Aber manche scheinen ein DIY-Forum mit dem Weihnachtspostamt zu 
verwechseln, bei dem man seinen Wunschzettel in krakeliger Schrift 
abgibt und davon ausgeht, das der Weihnachtsmann das Gewünschte zum 
Heiligabend mit roter Scheife drum auf den Gabentisch des Jüngelchens 
legt ...

[Dennis S. (supernova)]

Ich liebe "Di Ai Uhai", früher hat man das mit handwerklichem Geschick 
gemacht, heute macht es jeder mit "Di Ai Uhai"...

Der Vorteil von "Di Ei Uhai":

- Alles ist erlaubt
- Krumm ist, egal
- Teilweise Kaputt, egal
- Dreckig und abgenutzt, egal
- Farben schlecht kombiniert, egal
- Wackelig, egal
- Funktion nicht immer gegeben, egal

Naja, man könnte meinen dieses Forum als DIY Forum zu bezeichnen, käme 
eher einer Beleidigung nahe... :-)

[Mike B. (mike_b97)]

Bradward B. schrieb:
> * Mach dir klar, das man nicht alle Komponenten/Strukturen in einem IC
> als bedrahtete Bauteile kaufen kann, bspw. Multi-Emitter-Transistor

ein depletion P-Mosfet als tht
oder überhaupt ein diskretes Mosfet mit herausgeführtem Bulk

[Mike B. (mike_b97)]

Obelix X. schrieb:
> Mike B. schrieb:
>>> Bei FFs muss man die Setup- und Haltezeiten zur
>>> aktiven Taktflanke einhalten, sonst kommt was unbestimmtes heraus.
>> Mich verwunderte, dass die Fachliteratur da nicht drauf verweist und
>> dies gar nicht/absolut unzureichend beschreibt.
>
> Geht's dir um die Theorie oder um ein praktisches Beispiel?

praktisches Beispiel, D-FF diskret aufgebaut, ohne ICs, als dtl oder ttl
und dann mehrere hintereinander zum Schieberegister

[Mike B. (mike_b97)]

Bradward B. schrieb:
> Da wäre es doch wirklich für den Fragesteller an der Zeit, ganz nach den
> Grundsätzen eines DIY-Forums ("Do it yourself") mal mit der Realisierung
> zu beginnen.

Jawohl, hab ich verstanden!
Werde ich auch machen, habe ich fest vor.
Geht los, aber die Umsetzung hat neben reallife und allem anderen eher 
nachrangige Priorität.
"später"

Zumindest meine ich es jetzt theoretisch kapiert zu haben, willl nur mal 
sehen wie es sich praktisch umgesetzt verhält.

Wäre dann die nächste Frage, wie man die Funktion oberhalb einiger Hz 
Taktfrequenz dann überprüft, selbst mit optischer Überprüfung mittels 
LEDs wirds bei nem shiftregister schwierig.

[Mike B. (mike_b97)]

Dennis S. schrieb:

> Naja, man könnte meinen dieses Forum als DIY Forum zu bezeichnen, käme
> eher einer Beleidigung nahe... :-)

dafür jibbet extra 
Beitrag "Quick&dirty - schnelle Problemlösungen selbst gebaut"
;)

[Dennis S. (supernova)]

DIY = MDS

Machs Dir Selbst

[Christoph M. (mchris)]

Bradware schrieb
>Da wäre es doch wirklich für den Fragesteller an der Zeit, ganz nach den
>Grundsätzen eines DIY-Forums ("Do it yourself") mal mit der Realisierung
>zu beginnen.

Interessanterweise würde eine KI genau so handeln: Da sie ja keine 
realen Schaltungen aufbauen kann, muss sie Menschen davon überzeugen, 
dass sie es tun.
Die bisherigen Beiträge von Bradward würde dem Stile der aktuellen KIs 
entsprechen.
Im Moment geht meine Einschätzung zu 75% für KI und 25% gegen KI. Ich 
denke, man kann sich mit dem Gedanken vertraut machen, dass sich 
zunehmend ChatBots in den Foren herumtreiben.

edit: Typo

[Christoph M. (mchris)]

Mike B. schrieb:
>Wäre dann die nächste Frage, wie man die Funktion oberhalb einiger Hz
>Taktfrequenz dann überprüft, selbst mit optischer Überprüfung mittels
>LEDs wirds bei nem shiftregister schwierig.

Das kannst du mit einem Logik Analysator (Amazon, 9Euro), einen 
Oszilloskop oder zur not mit einem Arduino machen:
https://community.element14.com/members-area/personalblogs/b/blog/posts/make-a-logic-analyzer-from-your-dev-kit-part-1-arduino-uno

[H. H. (hhinz)]

Christoph M. schrieb:
> zunehmend ChatBots in den Foren herumtreiben.

Widerstand zwecklos.

[Obelix X. (obelix)]

Mike B. schrieb:
> praktisches Beispiel, D-FF diskret aufgebaut, ohne ICs, als dtl oder ttl
> und dann mehrere hintereinander zum Schieberegister

Schaltplan?

[Mike B. (mike_b97)]

Obelix X. schrieb:
> Mike B. schrieb:
>> praktisches Beispiel, D-FF diskret aufgebaut, ohne ICs, als dtl oder ttl
>> und dann mehrere hintereinander zum Schieberegister
>
> Schaltplan?

Schaltplan wurde doch genügend durchgekaut, oder?

z.B. so ungefähr
https://0creativeengineering0.blogspot.com/2019/03/4-bit-counter-using-discrete-transistor.html

nur eben nicht als Counter sondern als shift-register,
also Dn nicht an 1 sondern an Data-in bzw. Qn-1 hängen

[Christoph M. (mchris)]

> z.B. so ungefähr
> 
https://0creativeengineering0.blogspot.com/2019/03/4-bit-counter-using-discrete-transistor.html

Die DFF eines Schieberegisters werden üblicherweise mit einem 
gemeinsamen Takt versorgt. Der gezeigte Zähler ist kein Synchronzähler 
(kein gemeinsamer Takt). Ich vermute stark, dass sich mit dem gezeigten 
Transistor DFF kein funktionierendes Schieberegister bauen lässt. Das 
sieht man aber dann am praktischen Versuchsaufbau.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Die DFF eines Schieberegisters werden üblicherweise mit einem
> gemeinsamen Takt versorgt.

Nicht nur "üblicherweise" sondern zwingend, siehe Problematik "clock 
skew"
und eben die Ausführungen zu "Ansteuerbedingungen bei Schieberegistern" 
aus Scan oben.

> Das
> sieht man aber dann am praktischen Versuchsaufbau.

Oder schneller/sicherer an einer Spice-Simulation, die solche 
Aufbau-Fehler wie "Wackelkontakt im Steckbrett" oder "skew wegen 
unbeachteten parasitären Kapazitäten, Leitungsführung" ausschliesst.

[Christoph M. (mchris)]

>Oder schneller/sicherer an einer Spice-Simulation, die solche
>Aufbau-Fehler wie "Wackelkontakt im Steckbrett" oder "skew wegen
>unbeachteten parasitären Kapazitäten, Leitungsführung" ausschliesst.

So ist es. Jetzt zeig mal, was du kannst. Kleiner Tipp: KI's können noch 
kein LtSpice.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

>  Jetzt zeig mal, was du kannst. Kleiner Tipp: KI's können noch
> kein LtSpice.

Waren wir uns nicht vor wenigen Tagen einig, das hier keiner 
irgendjemanden was beweisen muß ?!

Beitrag "Re: D-FlipFlop und Schieberegister"

Ganz davon abgesehen, das Schaltungssimulation sehr wohl im Bereich der 
EDA mit deterministic AI eingesetzt wird.

[Peter D. (peda)]

Hier noch der Toggle-FF mit 1/2 * 74HC00.
CMOS schaltet recht genau bei VCC/2 um.
Die Spannungsteiler R2, R3 bzw. R4, R5 sorgen dafür, daß VCC oder 
2/3*VCC anliegen. R1 bildet wiederum mit R2..5 einen Spannungsteiler, 
der den Hub an den Kondensatoren auf 1/3*VCC reduziert. Damit schaltet 
nur das Gatter um, das schon auf 2/3*VCC vorgespannt war. Das andere 
sieht weiterhin high.

[Christoph M. (mchris)]

>Hier noch der Toggle-FF mit 1/2 * 74HC00.

Danke.
Zur Zeit scheinen FlipFlop-Tage im MC-Netz:
Beitrag "Re: FlipFlop mit Ge-Transistoren"

[Peter D. (peda)]

Christoph M. schrieb:
> Zur Zeit scheinen FlipFlop-Tage im MC-Netz:

Ja, das Grundlagenwissen scheint sich zunehmend aus dem Netz zu 
verflüchtigen. Die Schaltpläne sind nur noch schwer zu finden.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Ja, das Grundlagenwissen scheint sich zunehmend aus dem Netz zu
> verflüchtigen. Die Schaltpläne sind nur noch schwer zu finden.

Was nie "im Netz war", kann sich auch nicht verflüchtigen.

Und nicht nur deshalb hat der Profi-Entwickler 'ne gepflegte 
Handbibliothek auch älterer Bücher, aus denen man bei Bedarf ein paar 
Seiten Grundlagenwissen scannen kann.
Wobei Germanium-Transistoren auch für mich zu  obsolete sind als dass 
man dafür gross Literatur vorhält.

Wem es um diskrete Logik-Schaltungen geht, kann ja auch bei den 
IC-Vorläufern, den Hybrid-Dünnschicht-Modulen reinschauen, bspw. der 
KME3 Bausteinen: https://www.u-r-rennert.de/dig/kme3.html