Ich möchte gerne mal grob die Wirksamkeit von Entkoppelung prüfen, brauche dafür aber ein Modell eines VCC pins. Meine Idee ist, dass man den VCC pin durch eine stromgesteuerte Stromquelle modelliert, die von einer Spannungsquelle gesteuert wird, die den Ausgang eines digitalen Pins simuliert. Hat jemand so etwas schon gemacht oder gibt es vielleicht bessere Techniken?
Sag mal was Du wirklich willst. Was ist ist "VCC pin"? "die Wirksamkeit von Entkoppelung prüfen" Wie soll die Schaltung aussehen??? mfg Klaus
Klaus R. schrieb: > Sag mal was Du wirklich willst. > Was ist ist "VCC pin"? Was ich wirklich will ich zu prüfen ob die Spannung einbricht oder es Leitungsgebundene Störungen gibt, wenn schnell geschaltet wird. Also brauche ich ein Modell für die Versorgung des Chips.
Also mir hat es bisher gereicht der SPannungsquelle ein Rin zu geben, aber bestimmt liegt das nur an mir. Vanye
Gustav G. schrieb: > Was ich wirklich will ich zu prüfen ob die Spannung einbricht oder es > Leitungsgebundene Störungen gibt, wenn schnell geschaltet wird. Also > brauche ich ein Modell für die Versorgung des Chips. Wie Vanye schon sagte, Deine Spannungsquelle braucht zunächst einen Innenwiderstand. Das kann in der Regel ein gewöhnlicher ohmscher Widerstand sein oder bei höheren Ansprüchen auch eine komplexe Impedanz sein. "Leitungsgebundene Störungen", was soll das sein? Du kannst statt einem idealen Leiter auch eine Transmissionline (TL) verwenden und Laufzeiten sowie Reflektionen darstellen. Danach würde ich eine FOURIER-Analyse durchführen. mfg Klaus
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Im Bild sieht man die SImulation mit qucs-s. Ich will digitale Ausgänge abbilden, die Spitzenströme ziehen wenn sie in eine Last treiben schauen wie sich das auf die Spannungsversorgung auswirkt wenn man Abblockkondensatoren benutzt.
Klaus R. schrieb: > "Leitungsgebundene Störungen", was soll das sein? Einfach mal googeln. Oder in einem eigenen Thread erklären lassen. Oder Grundlagen lernen. Wenn ich den TO richtig verstehe will er ein Bauteil simulieren das gepulst Strom zieht. Wie es eben viele ICs tun. Einen Widerstand nach Masse, der mal pulsartig einen deutlich kleineren Wert hat. Und daran will er einen Spannungsquelle (mit Innenwiderstand )anschließen und so entkoppeln, mit R und C, dass die Pulse nicht mehr oder nur noch sehr gering als Spannungseinbrüche an der Spannungsquelle ankommen.
Leitungsinduktivitäten nicht vergessen. Und Rs, die die reflektierte Leistung aufnehmen, sonst hat man überall Resonanzen.
Gustl B. schrieb: > Klaus R. schrieb: >> "Leitungsgebundene Störungen", was soll das sein? > > Einfach mal googeln. Oder in einem eigenen Thread erklären lassen. Oder > Grundlagen lernen. Eigentlich bin ich fachlich schon etwas weiter.
1 | Leitungsgebundene Störaussendung: EMV-Prüfungen |
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3 | Bei der Messung der leitungsgebundenen Störaussendung wird ermittelt, welche Störenergien Ihr Gerät über die angeschlossenen Kabel an seine Umgebung abgibt. |
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5 | CISPR 16-2-1 – Störspannung |
6 | Dieser Teil der CISPR 16 ist eine Grundnorm und beschreibt die Messung von leitungsgeführten Störgrößen im Frequenzbereich 9 kHz bis 30 MHz. Die Netznachbildung bildet dabei die vereinbarte Bezugsimpedanz, an der die HF-Störgröße gemessen wird. |
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8 | CISPR 16-2-2 – Störleistung |
9 | Für kleinere Prüflinge, an die nur eine Leitung zum Anschluss an das Stromversorgungsnetz oder nur eine Leitung eines anderen Typs angeschlossen ist, bietet das Absorberzangen-Messverfahren eine Alternative zu den Verfahren der Messung gestrahlter Aussendungen. |
Zum Thema EMV hat Würth ein sehr gutes Webinar bereitgestellt Der Link heißt:"Würth Elektronik Webinar EMV mit LT Spice antizipieren - YouTube" https://www.youtube.com/watch?v=65LaZaeGkc8 Beitrag "Re: abgestrahlte Störaussendung DC/DC Converter" Aber Gustav geht es wohl nur um Spannungseinbrüche. Das hat mit der EMV-Problematik eigentlich noch nichts zutun. Welche Chips das sind hat er auch noch nicht gesagt. Gewöhnlich wird die Versorgungsspannung von z.B. digitalen Bausteinen immer mit Stützkondensatoren, z.B. 100 nF, stabilisiert. Ein 100 nF Kerko hat seine Resonanzfrequenz so um die 20 MHz. Wenn höhere Frequenzen eine Rolle spielen muß man auch passende Kerkos auswählen. Würth bietet dazu für jeden Kerko Daten an. mfg Klaus
Wenn man das auch nur annähernd simulieren will, muß man auch die Realität entsprechend genau mit sämtlichen Leitungsinduktivitäten abbilden. Spätestens bei Multilayer-Platinen wird das ziemlich komplex. Mir sind auch keine Spice-Modelle bekannt wo die Umschaltspitzen in den Versorgungsleitungen von CMOS-Kreisen modelliert werden.
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Klaus R. schrieb: > Ein 100 nF > Kerko hat seine Resonanzfrequenz so um die 20 MHz. Und wenn ich dem 1nH in Reihe schalte - also insgesamt 1mm Leiterbahn - bin schon theoretisch bei 16MHz. Diese Resonanzfrequenzangaben haben in der Praxis wenig Wert imho.
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Mark S. schrieb: > Wenn man das auch nur annähernd simulieren will, muß man auch die > Realität entsprechend genau mit sämtlichen Leitungsinduktivitäten > abbilden. Spätestens bei Multilayer-Platinen wird das ziemlich komplex. > Mir sind auch keine Spice-Modelle bekannt wo die Umschaltspitzen in den > Versorgungsleitungen von CMOS-Kreisen modelliert werden. Das ist klar. Ich habe die Zuleitungen mal durch Microstrip mit entsprechendem Substrat ersetzt, was die Leitungsinduktivitäten abbildet. Meine Frage ist ob man so ein Modell gut zum abschätzen nehmen kann wie viel störende Spannungsspitzen ich auf der Versorgungsleitung bekomme. Ich kenne das innere des Chip nicht und auch die Bond Drähte werde etwas machen aber das liegt außerhalb meiner Kenntnis wie der Chip intern aufgebaut ist.
Gustav G. schrieb: > Hat jemand so etwas schon gemacht oder gibt es > vielleicht bessere Techniken? Die Profi Tools verwenden die IBIS Files. IBIS ist ein Standard, der die relevanten Eigenschaften eines Pins für die Simulation der Signalintegrität beschreibt. Deine Simulation kannst du vergessen, es fehlt die Induktivität der Ground Plane, die für "Ground Bounce" wichtig ist. Ground Bounce führt zu Gleichtaktstörungen, und die sind für EMV meist entscheidend und lassen sich nicht einfach wegfiltern. Bei schnellen Logikgattern führt Ground Bounce auch zu Fehler durch Übersprechen, daher gibt es bei schnellen Buffern mit viel Treiberleistung auch Packages mit spezieller Pinanordnung. Auch musst du mehrere Stützkondensatoren simulieren, da es dabei zu gegenseitigen Resonanzüberhöhungen kommt. Wenn diese Resonanzen mit einer Taktfrequenz zusammenfällt und keine ausreichenden Dämpfungswiderstände vorhanden sind, führt das zu Problemen mit der Signalintegrität. Solche Simulationen sind nur realistisch, wenn die parasitären Effekte genau genug modelliert werden. Die Boundingdrähte haben nicht vernachlässigbares L. Bei breiten schellen Bussen mit >= 32 Pins, die gleichzeitig schalten, ist ein LQFP Package an der Grenze des machbaren angekommen. Da muss man mit der Spannung schon mal deutlich unter 3.3V runtergehen, damit der Störabstand ausreichend ist. Schau dir https://www.nexperia.com/documentation-center?searchSubcategory=model an, darin sind realistische PSpice Modelle der typischen Packages für 74HC und 74LVC enthalten. Zum Glück ist dieses Wissen heute meist nicht mehr notwendig. Es gibt keine DIN-A4 Prints mehr die voll mit diskreten Logikgattern sind und breite schnelle Busse sind praktisch ausgestorben. Ein Taktsignal wird nur mehr zu einem Pin geführt, andere Schaltungsteile generieren den schnellen Takt mit einer PLL. Alles interessante läuft innerhalb eines Chips ab. Eine Groundplane ist selbst bei langweiligen Analogprints vorhanden, wo sie mehr schadet als nutzt. Abblockkondensatoren werden mit der Gieskanne verstreut, und die Anstiegszeit von uC Pins ist deutlich reduziert. Wenn dich das Thema interessiert, schau dir das Buch "High Speed Digital Design - A Handbook of Black Magic" von Johnson/Graham an.
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Udo K. schrieb: > Die Profi Tools verwenden die IBIS Files. IBIS ist ein Standard, der > die relevanten Eigenschaften eines Pins für die Simulation der > Signalintegrität beschreibt. Die IBIS Files bekommt man oft nur für die Aus- und Eingänge der Digitalpins. Zumindest R,L und C für den Power pin kann man oft aus dem IBIS file ablesen. Ich hatte das mal mit Hyperlynx gemacht aber habe nun keine Lizenz mehr. Udo K. schrieb: > Deine Simulation kannst du vergessen, es fehlt die Induktivität der > Ground Plane, die für "Ground Bounce" wichtig ist. Richtig aber was wäre dann die beste Alternative in Spice? Udo K. schrieb: > Abblockkondensatoren werden mit der Gieskanne verstreut, und die > Anstiegszeit von uC Pins ist deutlich reduziert. Das Thema interessiert mich einfach. Generell gieße ich auch eher viele Abblockkondensatoren. Aber oft macht man das ohne zu wissen wie viel oder wenig man eigentlich braucht und da würde ich gerne tiefer einsteigen.
Dann schau dir das Johnson/Graham High Speed Digital Design oder das Henry Ott Elektromagnetic Compatibility Buch an. Ohne etwas Hintergrundwissen kommst du da nicht weiter.
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Mark S. schrieb: > Klaus R. schrieb: >> Ein 100 nF >> Kerko hat seine Resonanzfrequenz so um die 20 MHz. > > Und wenn ich dem 1nH in Reihe schalte - also insgesamt 1mm Leiterbahn - > bin schon theoretisch bei 16MHz. Diese Resonanzfrequenzangaben haben in > der Praxis wenig Wert imho. Ein Übertragungsweg hat nicht nur einen induktiven Anteil, sondern er hat auch eine kapazitive Komponente. Der ohmsche Widerstand ist auch dabei, spielt aber meist nicht die größte Rolle bei höheren Frequenzen. Die Impedanz eines Übertragungsweges setzt sich vor allem aus L & C zusammen. Der Wellenwiderstand ist eine Impedanz. Wenn ein Übertragungsweg endet vermeidet man eine Reflektion nur durch einen rein ohmschen Widerstand und am besten in der Größe des Wellenwiderstandes, der eigentlich komplex ist. Möchte man eine steile Flanke in der Steilheit vermindern, könnte man auf die Idee kommen doch einen Bead, also eine induktive Komponete einzusetzen. Was dann passiert sieht man am besten mit Spice, im meinem Fall mit LTspice. Der Bead dämpft mit seiner zusätzlichen Induktivität die zunehmend die höheren Anteile der Oberwellen. Ja, die Flanke verliert natürlich an Steilheit. Dominant ist jetzt die Grundwelle und es zeigt sich ein deutliches Überschwingen des Rechtecks. Gar nicht gut. Also der Wellenwiderstand spielt in den Bereichen der schon anfangenden Wellenphänomene eine immer größere Rolle. Was macht man? Man kann den Rückleiter, Ground, so auslegen das er einen möglichst kleinen Wellenwiderstand. Das erreicht man am besten wenn man ein Layer komplett als Massefläche spendiert. Wenn die Stützkondensatoren von VCC gegen die Massefläche ableiten wirken sie optimal. mfg Klaus
Gustav G. schrieb: > Richtig aber was wäre dann die beste Alternative in Spice? Für jede Leitung, Groundplane, Pin etc. realistische parasitäre Werte ansetzen. Irgendwelche internen Abläufe, die Spikes verursachen könnten sind in den Modellen in der Regel nicht modelliert. Genausowenig das konkrete Package. Und vieles mehr. Was dann rauskommt ist ne qualitative Beobachtung, dass es Spikes auf Vcc und Gnd am IC gibt. Zu viel mehr wirds nicht reichen. Erst die makroskopischen Effekte kannst dann sinnvoll mit Spice simulieren.
Hallo, Gustav G wird wohl irgendwelche Störungen gehabt haben und vermutet Spikes als Ursache. Mit einem Oszi lassen sich hochfrequente Spikes oft nur schwierig nachweisen. Der Tastkopf könnte den Spike schon verändern. Aber auch mit Spice sieht man schon mal Artefakte. Da tauchen Spikes im Bereich von 2 GHz auf. Wenn mal dann etwas überlegt, so beruhigt man sich wieder. Solche Spikes können realistisch keine Wirkung auf LVC oder AVC Chips haben. Hier versagen oft auch die Modelle. In diesen Fällen sind u.U. Chip 3-Terminal Capacitors eine Hilfe. Murata bietet hier einige Lektionen an. Sehr interessant. https://article.murata.com/en-global/article/basics-of-noise-countermeasures-lesson-11 Lektion 12 solte man ebenfalls lesen. mfg klaus
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Das kann man alles simulieren. zB in CST Microwave Studio. Das Leiterplatten Modul kann Gerber Einlesen. Alternativ arbeitet man mit parametrisierten modellen um Detailprobleme zu analysieren.
Klaus R. schrieb: > Hallo, > Gustav G wird wohl irgendwelche Störungen gehabt haben und vermutet > Spikes als Ursache. > Mich interessiert die Thematik und dort etwas analytischer heranzugehen. Bisher hatte ich bei Prüfungen nie Probleme. Durchführungskondensatoren benutze ich sowohl bei digitalen, als auch analogen Schaltungen. Die helfen effektiv und sind sehr günstig. Ich nehme da immer was von TDK.
Klaus R. schrieb: > Pandur S. schrieb: >> CST Microwave Studio > > Und kostet? > mfg Klaus Natürlich ist CST nicht günstig aber mächtig. Ich habe schon mit anderen Feldsimulatoren gearbeitet. Ob man da effektiv entkopplung mit simulieren kann ist für mich fraglich, da Kondensatoren dort nicht ziemlich genau simuliert werden. Das ist auch klar, denn das Grid müsste für einen MLCC ziemlich fein sein und ein Hersteller wird einem nicht den internen aufbau geben. Außerdem kennt man dann nicht die Materialzusammensetzung. Es ist alles eine Näherung.
Gustav G. schrieb: > Durchführungskondensatoren Der Begriff war mir gar nicht geläufig. Bei Mouser bin ich da auf Johanson Dielectrics gestoßen. https://www.johansondielectrics.com/products/surface-mount/emi-filter-decoupling-capacitors/ Die 3-Terminal Capacitors von Murata arbeiten etwas anders. Sie haben in Durchgangsrichtung einige Milliohm ohmschen Widerstand, so daß man bei der Filterung der Versorgungsspannung von FPGA's schon mal 30 - 50 mV Spannungsverlust hat. Und wenn dann der zulässige Spannungsbereich eng ist kann man solche stromabhängigen Spannungsverluste nicht gebrauchen. Die X2Y Kerkos von Johanson Dielectrics haben dieses Problem nicht, bzw. es tritt nur minimal auf. Ohne ohmsche Verluste geht es ja nicht. Ich könnte mir auch vorstellen das Filterwirkung bei Murata gerade wegen der Durchgangsdämpfung etwas besser ausfällt. Aber Dein Tipp bringt mich etwas weiter. Danke. mfg Klaus
Klaus R. schrieb: > Aber Dein Tipp bringt mich etwas weiter. Danke. Schau mal bei TDK YFF Serie. Die geben die Dämpfung von 100kHz bis 6GHz an. Ich habe die auch schon auf einem Testboard vermessen.
Wenn die beide Ausgangstransistoren gleichtzeitig umschalten im Chip gibt es eine Neben-wirkung: Wenn der eine Transistor gerade ausgeschaltet und der andere gerade eingeschaltet wird, gibt es einen Zeitabschnitt, in dem beide in gewissem Maße leitend sind. Es fließt ein Querstrom von VCC nach Masse. Damit wird die Stromversorgung impulsartig beansprucht (Umschalt-Stromspitzen, Current Spikes). Die typische Größenordnung bei einem Standard-TTL-Gatter: 10 mA für 6 ns. Ein weiterer zeitweiliger Strombedarf entsteht durch das Umladen der "Lastkapazität" am Ausgang.
Hallo mal nach Würth Netznachbildung suchen, da gibt es auch auf Youtube etwas, der Plan wird auch kurz gezeigt. Bzw. in den Würth Vidos zu EMV sind auch Infos
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